一種靜電保護電路及集成電路的制作方法
【技術領域】
[0001 ] 本發明涉及微電子領域中的集成電路設計技術領域，特別是一種靜電保護電路及集成電路。
【背景技術】
[0002]在芯片設計中，靜電防護關系到芯片的可靠性是必須解決的問題；隨著靜電防護要求提高，需要對芯片上負責靜電放電的ESD(Electro-Static discharge)保護器件不斷優化。
[0003]現有技術中經典的ESD結構是柵極接地或者柵極通過電阻R接地的大尺寸NM0S器件GGNMOS (Gate-grounded NM0S)，其原理是靜電發生時，觸發寄生的NPN三極管，安全瀉放瞬間的靜電大電流。其截面圖如圖1所示G為與被保護芯片地電位管腳相連，被保護芯片的輸入輸出管腳10(Input-Output)，10為芯片工作電壓高于G的管腳。柵極通過電阻R接地，P型襯底P-sub ;P型阱區為PWELL，漏極N+區域與管腳10相連，柵極、源極的N+區域和P+區域與管腳G相連。
[0004]圖2為圖1的等效電路圖，顯示了當ESD觸發時該結構泄放ESD電流的通路，其中Q1為寄生NPN三極管，NM0S漏極的N+區域為三極管集電極，P阱為三極管基極，NM0S源極的N+區域為三機管發射極，Q1基極到P阱與G連接的P+之間的通路等效為寄生電阻為R_PWELL。當ESD電流來臨時，Q1集電極到基極之間，NM0S管的漏極的N+區域與襯底PWELL的N+/PWELL結擊穿，擊穿電流經過R_PWELL流向G ;此時寄生電阻R_PWELL上積累電壓，當寄生NPN三極管的基極電壓被抬高，其集電極到發射極的大電流通路被觸發，實現ESD電流的泄放。
[0005]由于GGNMOS做法的器件，ESD放電時寄生NPN三極管的基極折回電壓(Fold backvoltage)較高，也就是左側NM0S漏極和源極之間的壓降V較高；由發熱公式為I*V可知，對于ESD器件能承受的有效熱量來說，壓降V越小，ESD放電電流I就可以越大，抵抗靜電能力就越強。故現有技術中，由于壓降V較高，抵抗靜電能力較弱。
【發明內容】
[0006]本發明的目的是針對現有技術的缺陷，提供一種靜電保護電路及集成電路，來通過降低ESD通路觸發以后器件上的壓降V來提高ESD器件靜電泄放能力，提高防靜電水平。
[0007]本發明第一方面提供一種靜電保護電路，包括:襯底；由第一阱區和第二阱區組成的阱區；自所述第一阱區的上表面向下延伸而成的第一有源區，并與所述第一有源區間隔設置第二有源區；自所述第一阱區的上表面向下延伸而成的第一襯底接觸區，位于所述第一有源區和所述第二有源區之間；自所述第二阱區的上表面向下延伸而成的第二有源區，并與所述第二有源區間隔設置第三有源區；自所述第二阱區的上表面向下延伸而成的第二襯底接觸區，并設置與所述第三有源區相鄰的位置上；形成于所述第二阱區上表面上且位于所述第二有源區和所述第三有源區之間的柵極氧化層；形成于所述柵極氧化層之上的柵極。
[0008]優選地，所述襯底以及所述阱區的摻雜濃度低于所述第一襯底接觸區、所述第二襯底接觸區以及所述第一有源區、所述第二有源區和所述第三有源區摻雜濃度。
[0009]優選地，所述第一阱區以及所述第一有源區、所述第二有源區和所述第三有源區為N型摻雜；所述第二阱區和所述第一襯底接觸區、所述第二襯底接觸區以及所述襯底為P型摻雜。
[0010]優選地，所述第一有源區、所述第一襯底接觸區以及所述第二有源區與第一連接端相連；所述柵極、所述第三有源區以及所述第二襯底接觸區與第二連接端相連。
[0011]優選地，所述第一連接端與被保護芯片的輸入輸出管腳相連；所述第二連接端與被保護芯片的地管腳相連。
[0012]優選地，所述第一有源區以及所述第一襯底接觸區與第三連接端相連；所述第一柵極、所述第三有源區以及所述第二襯底接觸區與第四連接端相連。
[0013]優選地，所述第三連接端與被保護芯片的輸入輸出管腳相連；所述第四連接端與被保護芯片的地管腳相連。
[0014]優選地，所述襯底與所述阱區之間設置埋層，將所述第二阱區與所述襯底隔開。
[0015]本發明第二方面提供一種集成電路，包括被保護芯片以及上述任一所述的靜電保護電路。
[0016]本發明通過對GGNMOS結構中，在NM0S管的漏極采取增加N阱注入，并在N阱注入中進行P+注入來實現可控硅結構；并去除NM0S管漏端中第二有源區與被保護芯片的輸入輸出管腳的連接；且增加埋層，將P阱與襯底徹底隔離開來；來降低ESD通路觸發以后器件上的壓降，進而提高ESD器件的泄放能力，提高防靜電水平。
【附圖說明】
[0017]為了更清楚地說明本發明實施例的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0018]圖1為現有技術中使用GGNMOS的靜電防護電路結構示意圖；
[0019]圖2為現有技術中使用GGNMOS的靜電防護電路結構原理示意圖；
[0020]圖3為本發明實施例提供的一種靜電防護電路結構示意圖；
[0021]圖4為本發明實施例提供的一種靜電防護電路結構原理示意圖；
[0022]圖5為本發明實施例提供的又一種靜電防護電路結構示意圖；
[0023]圖6為本發明實施例提供的另一種靜電防護電路結構示意圖；
[0024]圖7為本發明實施例提供的另一種靜電防護電路結構原理示意圖；
[0025]圖8為本發明實施例提供的再一種靜電防護電路結構示意圖。
【具體實施方式】
[0026]為使本發明實施例的目的、技術方案和優點更加清楚，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發明一部分實施例，而不是全部的實施例。
[0027]本發明實施例通過對GGNMOS結構中，在NM0S管的漏極采取增加N阱注入，并在N阱注入中進行P+注入來實現可控硅結構；并去除NM0S管漏端第二有源區與被保護芯片的輸入輸出管腳的連接；且增加埋層，將P阱與襯底徹底隔離開來；來降低ESD通路觸發以后器件上的壓降，進而提高ESD器件的泄放能力，提高防靜電水平。
[0028]圖3為本發明實施例提供的一種靜電防護電路結構示意圖。如圖3所示，該電路包括:襯底；由第一阱區和第二阱區組成的阱區；自所述第一阱區的上表面向下延伸而成的第一有源區，并與所述第一有源區間隔設置第二有源區；自所述第一阱區的上表面向下延伸而成的第一襯底接觸區，位于所述第一有源區和所述第二有源區之間；自所述第二阱區的上表面向下延伸而成的第二有源區，并與所述第二有源區間隔設置第三有源區；自所述第二阱區的上表面向下延伸而成的第二襯底接觸區，并設置與所述第三有源區相鄰的位置上；形成于所述第二阱區上表面上且位于所述第二有源區和所述第三有源區之間的柵極氧化層；形成于所述柵極氧化層之上的柵極。
[0029]具體地，所述襯底以及所述阱區的摻雜濃度低于所述第一襯底接觸區、所述第二襯底接觸區以及所述第一有源區、所述第二有源區和所述第三有源區摻雜濃度。
[0030]具體地，所述第一阱區以及所述第一有源區、所述第二有源區和所述第三有源區為N型摻雜；所述第二阱區和所述第一襯底接觸區、所述第二襯底接觸區以及所述襯底為P型摻雜。
[0031]具體地，所述第一有源區、所述第一襯底接觸區以及所述第二有源區與第一連接端相連；所述柵極、所述第三有源區以及所述第二襯底接觸區與第二連接端相連。
[0032]具體地，所述第一連接端與被保護芯片的輸入輸出管腳相連；所述第二連接端與被保護芯片的地管腳相連。柵極通過電阻R接地，也可以直接接地。
[0033]圖4為本發明實施例提供的一種靜電防護電路結構原理示意圖。如圖4所示，襯底為P-sub，10為被保護芯片的輸入輸出管腳，G為與被保護芯片地電位管腳相連。Q2為由第一襯底接觸區P+、第一阱區NWELL(N阱)以及第二阱區PWELL(P阱)構成的寄生PNP三極管，第一襯底接觸區P+為其發射極，第一阱區NWELL為其基極，第二阱區PWELL為集電極。Q1為NM0S原生的寄生NPN三極管，第二阱區PWELL為其基極，第二有源區N+為其集電極，第三有源區N+為其發射極。等效的寄生電阻R_NWELL，一端與寄生三極管Q2相連，另一端與寄生三極管Q2的基極相連；寄生電阻R_PWELL，其一端與Q1的基極相連，其另一端與第二襯底接觸區相連。圖中Q1上方的第一柵極通過電阻與G相連。
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