用引導過孔來接觸緊密間距的導電層的方法和結構的制作方法
【技術領域】
[0001] 集成電路工藝。
【背景技術】
[0002] 現代的集成電路使用導電（例如，金屬）互連層來連接芯片上獨立的器件和/或 來發送和/或接收（多個）器件外部的信號。常見類型的互連層包括耦合到獨立的器件的 銅和銅合金互連（線），包括通過經由過孔進行互連的其它互連（線），有時候被稱為過孔 層或接觸層。對于集成電路，具有通過電介質材料分隔開的多級（例如，五級或六級）的互 連并非是不常見的。
[0003] 盡管以較小的間距（pitch)(例如，較窄和/或較靠近在一起）來制造這些互連層 或互連線以便適應對較小芯片的需求，然而，將過孔與期望的互連層適當地對準變得越來 越困難。具體來說，在制造期間，由于自然的制造變化，過孔的邊緣相對于過孔即將接觸的 互連層或互連線的位置將具有變化（例如，未被對準）。然而，過孔必須允許一個互連層連 接到期望的下層互連層或互連線，而不會錯誤地連接到不同的互連層或互連線。如果過孔 未被對準并且接觸了錯誤的金屬特征（例如，不期望的互連層），則芯片會短路，導致降級 的電性能。解決這個問題的一個解決方案是降低過孔尺寸（例如，使得過孔更窄）。然而， 降低過孔尺寸導致了降級的性能（由于較高的電阻）以及過孔制造中可能降低的成品率。
【附圖說明】
[0004] 圖1示出了包括形成在襯底之上的電介質層的電路結構的一部分的示意性橫截 面側視圖。
[0005] 圖2示出了具有引入的硬掩模層的圖1的結構。
[0006] 圖3示出了在硬掩模層上形成主干（backbone)材料之后的圖2的結構。
[0007] 圖4示出了在引入光刻膠材料之后的圖3的結構，對該光刻膠材料進行圖案化以 在主干材料內限定一個或多個溝槽來形成主干結構。
[0008] 圖5示出了在對溝槽進行開口以形成主干結構之后的圖4的結構。
[0009] 圖6示出了在去除光刻膠材料之后的圖5的結構。
[0010] 圖7示出了在圍繞主干結構形成間隔體之后的圖6的結構。
[0011] 圖8示出了在硬掩模層和電介質層內蝕刻開口之后的圖7的結構。
[0012] 圖9示出了在使用互連材料填充開口之后的圖8的結構。
[0013] 圖10示出了對互連材料進行拋光并使互連材料凹陷以在電介質層內形成互連線 之后的圖9的結構。
[0014] 圖11示出了在使用硬掩膜材料來填充硬掩膜層內的開口以形成一組過孔引導段 之后的圖10的結構。
[0015] 圖12示出了在去除主干結構并在硬掩膜層和下層電介質層內蝕刻開口之后的圖 11的結構。
[0016] 圖13示出了在使用互連材料填充開口之后的圖12的結構。
[0017] 圖14示出了在對互連材料進行拋光并使互連材料凹陷以在電介質層內形成互連 線之后的圖13的結構。
[0018] 圖15示出了在使用硬掩膜材料來填充硬掩膜層內的開口以形成另一組過孔引導 段的圖14的結構。
[0019] 圖16示出了在硬掩膜層之上形成電介質層之后的圖15的結構。
[0020] 圖17示出了在電介質層之上形成硬掩膜層之后的圖16的結構。
[0021] 圖18示出了在對硬掩膜層進行圖案化之后的圖17的結構。
[0022] 圖19示出了在電介質層內蝕刻互連開口之后的圖18的結構。
[0023] 圖20示出了在互連開口內形成硬掩模層之后的圖19的結構。
[0024] 圖21示出了對互連開口內的硬掩膜層進行圖案化之后的圖20的結構。
[0025] 圖22示出了在電介質層中蝕刻過孔開口之后的圖21中的結構。
[0026] 圖23示出了在硬掩模層中蝕刻敞開的過孔引導部之后的圖22的結構。
[0027] 圖24示出了去除硬掩模層之后的圖23的結構。
[0028] 圖25示出了在互連開口內形成互連層并通過過孔和敞開的過孔引導部來使互連 層連接到互連線的其中之一之后的圖24的結構。
[0029] 圖26示出了通過與圖24中的過孔和敞開的過孔引導部相似的過孔和敞開的過孔 引導部來連接到互連線的其中之一的替代的互連層。
[0030] 圖27示出了通過敞開的過孔引導部連接到互連線的互連層的另一個實施例的示 意性橫截面側視圖。
[0031] 圖28示出了通過敞開的過孔引導部連接到互連線的互連層的另一個實施例的示 意性橫截面側視圖。
[0032] 圖29示出了計算設備的示意性示圖。
【具體實施方式】
[0033] 圖1示出了包括形成在襯底之上的電介質層的電路結構的一部分的示意性橫截 面側視圖。諸如微處理器芯片之類的典型的集成電路結構可具有例如通過層間介電（ILD) 材料與彼此分隔開的多個互連層或互連級。參考圖1，結構1〇〇包括襯底102,襯底102可 以是在其上具有電路器件（包括晶體管）并具有至器件的一級或多級的互連件的晶片襯底 (例如，硅晶片的一部分）。應當意識到，本文所描述的技術可以用于包括至器件（包括電 路器件）的互連件的集成電路內的各種互連件以及其它互連件。
[0034] 圖1中在襯底102上面的是電介質層104。在一個實施例中，電介質層104可以是 ILD層。用于電介質層104的代表性材料是例如介電常數（k)小于二氧化硅（Si02)的介電 常數的材料（例如，"低k"材料）。代表性的低k材料包括含有硅、碳和氧的材料，其可以 被稱為聚合物并且是本領域中已知的。在一個實施例中，電介質層104是多孔的。
[0035] 圖2示出了引入了硬掩模層的圖1的結構。可以根據任何標準的半導體工藝技 術來在電介質層104之上施加硬掩膜層106。在一個實施例中，硬掩膜層106是介電材 料。代表性的介電材料可以包括但不限于，各種氧化物、氮化物和碳化物（例如，氧化硅、 氧化鈦、氧化鉿、氧化鋁、氮氧化物、氧化鋯、硅酸鉿、氧化鑭、氮化硅、氮化硼、非晶碳、碳化 硅）和其它相似的介電材料。在一個實施例中，例如通過等離子體沉積工藝來將硬掩膜層 106沉積到一定厚度，以作為對下層電介質層104的掩模（例如，以遠離在隨后的掩模配準 (registration)中所使用的能量而避免對介電材料進行不期望的修改）。在一個實施例 中，代表性的厚度是將不會顯著影響ILD(電介質層加上硬掩膜層106)的整體介電常數但 最多將少量影響這樣的整體介電常數的厚度。在一個實施例中，代表性的厚度為大約30埃 (A) ± 2〇A的量級。在另一個實施例中，代表性的厚度為兩納米（nm)到五納米（nm)的 量級。
[0036] 圖3示出了在硬掩模層上形成主干材料之后的圖2的結構。主干材料108可以被 施加為硬掩膜層106之上的層。代表性的主干材料可以包括但不限于，多晶硅、非晶硅、非 晶碳、氮化硅和鍺。
[0037] 圖4示出了在引入光刻膠材料之后的圖3的結構，對該光刻膠材料進行圖案化以 在主干材料內限定一個或多個溝槽來形成如圖5所示的主干結構。光刻膠材料109可以在 主干材料108之上形成圖案，主干材料108反過來可用于形成主干材料108內的圖案。
[0038] 典型地，圖5示出了在對溝槽進行開口以在主干材料108內形成主干圖案之后的 圖4的結構。可以使用任何標準的光刻工藝步驟來形成主干圖案（其包括主干結構108A、 108B、108C和108D)。替代地，蝕刻或者濕法清洗半導體工藝技術可用于形成主干結構 108A-108D。圖5中所圖示的主干結構108A-108C有時被稱為心軸結構，并且如下面將更詳 細描述，有助于在硬掩膜層106內形成過孔引導段。
[0039] 圖6示出了在去除光刻膠材料之后的圖5的結構。具體來說，一旦形成主干結構 108A-108D，就用任何標準的半導體工藝去除技術來去除光刻膠材料109。典型地，可以通過 濕法剝離或干法（等離子體）剝離技術來去除光刻膠材料109。去除光刻膠材料109得到 了硬掩模層上面的主干結構108A-108D，從而在主干結構108A-108D之間暴露硬掩模層106 的部分。
[0040] 圖7示出了在圍繞主干結構形成間隔體之后的圖6中的結構。間隔體110是沿著 主干結構108A-108D的側面而形成的側間隔體。間隔體110可以由任何典型的間隔體材料 形成，并通過任何標準的半導體工藝技術來形成。典型地，間隔體110的材料可以包括但不 限于，二氧化硅、氮化硅或非晶硅。間隔體110用于在隨后的工藝步驟期間防止去除主干結 構108A-108D而允許去除硬掩模層106的暴露區域，隨后的工藝步驟用于在硬掩模層106 中形成過孔引導段以及在電介質層104內形成互連線。
[0041] 圖8示出了在硬掩模層和電介質層內蝕刻開口之后的圖7的結構。可以在主干結 構108A-108D和它們的相關