包括帶電荷穿通阻止層以降低穿通的半導體器件及其制造方法
【技術領域】
[0001]本公開涉及半導體領域，更具體地，涉及一種包括帶電荷穿通阻止層以降低穿通的半導體器件及其制造方法。
【背景技術】
[0002]隨著平面型半導體器件的尺寸越來越小，短溝道效應愈加明顯。為此，提出了立體型半導體器件如FinFET(鰭式場效應晶體管)。一般而言，FinFET包括在襯底上豎直形成的鰭以及與鰭相交的柵極。
[0003]特別是，在體FinFET ( S卩，形成于體半導體襯底上的FinFET，更具體地，鰭由體半導體襯底形成并因此與體半導體襯底相接)中，在源漏區之間可能存在經由鰭下方襯底部分的泄漏，這也可稱作穿通(punch-through)。通常，可以利用離子注入和/或熱擴散來(在鰭下方)形成穿通阻止層。理想的穿通阻止層應當在鰭中不含摻雜劑，同時使鰭下方的襯底部分完全耗盡。
[0004]但是，現有技術中難以形成穿通阻止層的陡峭分布(S卩，從鰭中的幾乎不摻雜到鰭下方的高摻雜)。
【發明內容】
[0005]有鑒于此，本公開的目的至少部分地在于提供一種具有新穎的穿通阻止層結構的半導體器件及其制造方法。
[0006]根據本公開的一個方面，提供了一種η型半導體器件，包括:在襯底上形成的鰭狀結構；在襯底上形成的隔離層，其中鰭狀結構在隔離層上方的部分充當該半導體器件的鰭；在鰭狀結構位于鰭下方的部分的側壁上形成的帶電荷的穿通阻止層；以及在隔離層上形成的與鰭相交的柵堆疊，其中，穿通阻止層帶凈負電荷。
[0007]根據本公開的另一方面，提供了一種ρ型半導體器件，包括:在襯底上形成的鰭狀結構；在襯底上形成的隔離層，其中鰭狀結構在隔離層上方的部分充當該半導體器件的鰭；在鰭狀結構位于鰭下方的部分的側壁上形成的帶電荷的穿通阻止層；以及在隔離層上形成的與鰭相交的柵堆疊，其中，穿通阻止層帶凈正電荷。
[0008]根據本公開的另一方面，提供了一種制造η型半導體器件的方法，包括:對襯底進行構圖以形成鰭狀結構；在鰭狀結構的側壁上形成帶電荷的穿通阻止層；在穿通阻止層上形成隔離層，鰭狀結構被隔離層露出的部分充當該半導體器件的鰭；選擇性去除穿通阻止層被隔離層露出的部分，從而穿通阻止層留于鰭狀結構位于鰭下方的部分的側壁上；以及在隔離層上形成與鰭相交的柵堆疊，其中，穿通阻止層帶凈負電荷。
[0009]根據本公開的另一方面，提供了一種制造ρ型半導體器件的方法，包括:對襯底進行構圖以形成鰭狀結構；在鰭狀結構的側壁上形成帶電荷的穿通阻止層；在穿通阻止層上形成隔離層，鰭狀結構被隔離層露出的部分充當該半導體器件的鰭；選擇性去除穿通阻止層被隔離層露出的部分，從而穿通阻止層留于鰭狀結構位于鰭下方的部分的側壁上；以及在隔離層上形成與鰭相交的柵堆疊，其中，穿通阻止層帶凈正電荷。
[0010]根據本公開的另一方面，提供了一種電子設備，包括由上述半導體器件形成的集成電路。
[0011]根據本公開的另一方面，提供了一種芯片系統的制造方法，包括上述方法。
[0012]根據本公開的實施例，在鰭狀結構位于鰭下方的部分(sub-fin)的側壁上形成了帶電荷的穿通阻止層。穿通阻止層可以在鰭狀結構位于鰭下方的部分中引入電子或空穴，并可以增加鰭狀結構位于鰭下方的部分中空穴(對于P型器件)或電子(對于η型器件)的電勢能，即，在該部分中形成了勢皇。于是，這種穿通阻止層可以抑制源漏之間經由鰭狀結構位于鰭下方的部分的漏電流。
[0013]由于穿通阻止層對穿通效應的抑制，襯底中形成的阱區的頂面可以與鰭的底部之間存在一定距離。于是，阱區中的摻雜劑可以較少地影響鰭，并因此可以降低隨機摻雜波動和閾值電壓變化。
【附圖說明】
[0014]通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中:
[0015]圖1?11示出了根據本公開實施例的制造半導體器件的流程圖；
[0016]圖12?15示出了根據本公開另一實施例的制造半導體器件的部分階段的流程圖;以及
[0017]圖16?19示出了根據本公開又一實施例的制造半導體器件的部分階段的流程圖。
[0018]貫穿附圖，相同的附圖標記表示相同的部件。
【具體實施方式】
[0019]以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。
[0020]在附圖中示出了根據本公開實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。
[0021]在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調轉朝向時，該層/元件可以位于該另一層/元件“下”。
[0022]根據本公開的實施例，提供了一種包含鰭的半導體器件(例如，FinFET，特別是體FinFET)，可以為η型器件或者ρ型器件。該半導體器件可以包括在襯底上形成的鰭狀結構，鰭狀結構可以被襯底上形成的隔離層限定出該器件的鰭。具體地，隔離層在襯底上形成為露出一部分鰭狀結構，即，隔離層在鰭狀結構兩側的襯底上形成。鰭狀結構被隔離層露出的部分(即，鰭狀結構在隔離層或者具體地在隔離層頂面上方的部分)可以充當該器件的鰭，隨后在鰭上形成柵介質層和柵電極層。具體地，可以形成與鰭相交的柵堆疊，柵堆疊包括依次堆疊的柵介質層和柵電極層。
[0023]鰭狀結構位于鰭下方的部分(sub-fin)被隔離層包圍，不能有效地受到柵堆疊的控制，從而源漏區之間可能存在經由該部分的漏電流，即穿通。根據本公開的實施例，在該部分的側壁上形成帶電荷的穿通阻止層。對于η型半導體器件，穿通阻止層可以帶凈負電荷；而對于Ρ型半導體器件，穿通阻止層可以帶凈正電荷。穿通阻止層可以在鰭狀結構位于鰭下方的部分中引入電子或空穴，并可以增加鰭狀結構位于鰭下方的部分中空穴(對于Ρ型器件)或電子(對于η型器件)的電勢能，S卩，在該部分中形成了勢皇。于是，這種穿通阻止層可以抑制源漏之間經由鰭狀結構位于鰭下方的部分的漏電流。
[0024]穿通阻止層可以是絕緣體，從而其中的電荷不能迀移。
[0025]穿通阻止層可以是單層或多層的結構。例如，穿通阻止層可以包括電介質層/帶電荷層/電介質層的疊層結構。其中，帶電荷層可以包括導體或電介質。
[0026]本公開可以各種形式呈現，以下將描述其中一些示例。
[0027]圖1?11示出了根據本公開實施例的制造半導體器件的流程圖。
[0028]如圖1所示，提供襯底1002。該襯底1002可以是各種形式的襯底，例如但不限于體半導體材料襯底如體Si襯底、絕緣體上半導體(SOI)襯底、化合物半導體襯底如SiGe襯底等。在以下的描述中，為方便說明，以體Si襯底為例進行描述。