半導體電容結構的制作方法
【技術領域】
[0001]本發明涉及半導體技術領域，尤其涉及一種可用于高電壓維持(high voltagesustain)的具有高電容密度的半導體電容結構，該半導體電容結構可以應用于28nm以下半導體工藝。
【背景技術】
[0002]在半導體制造工藝中，由MIM(metal-1nsulator_metal，金屬-絕緣物-金屬)電容結構構成的金屬電容，廣泛應用于ULSI (Ultra Large Scale Integrat1n，超大規模集成)設計中。由于具有Μ頂電容結構的金屬電容在耗盡區具有更低的電阻、不顯著的寄生效應以及不存在感應電壓偏移，因此該金屬電容一般作為半導體電容設計的主要選擇。
[0003]但是，由于Μ頂電容結構的制造成本非常昂貴(主要因為制造工藝中需要附加光掩膜)，以及由于隨著先進半導體制造工藝技術的發展，成本變得更加顯著，因此根據更加經濟的半導體制造工藝技術的需要，研制了僅使用標準CMOS (complementary metal oxidesemiconductor，互補金屬氧化物半導體)制造工藝的M0M(metal-oxide_metal，金屬-氧化物-金屬)結構的叉指(interdigitated)金屬電容。
[0004]在現有技術中，定義了多層叉指(multilevel interdigitated)半導體電容結構。其中，該多層叉指半導體電容結構至少包括:多個奇數層、多個偶數層和多個電介質層。該多個奇數層和多個偶數層包括:第一電極和第二電極。多個奇數層中的第一電極通過第一總線耦接至多個偶數層中的第一電極。類似地，多個奇數層中的第二電極通過第二總線耦接至多個偶數層中的第二電極。
[0005]請一并參考圖1和圖2。圖1是現有的多層叉指半導體電容結構的奇數層10的簡化示意圖，圖2是現有的多層叉指半導體電容結構的偶數層20的簡化示意圖。如圖1所不，奇數層10包括:第一電極11和第二電極15。第一電極11包括:第一片段(sect1n) 12和多個平行排列的第二片段13。該第一片段12包括:第一部分12A和第二部分12B。第一部分12A和第二部分12B分別構成L形的第一片段12的兩條線(two strokes)。多個平行排列的第二片段13連接(join)第一片段12的第一部分12A，并且彼此通過一預定距離隔開。第二電極15包括:第一片段16和多個平行排列的第二片段17。第一片段16包括:第一部分16A和第二部分16B。第一部分16A和第二部分16B分別構成L形的第一片段16的兩條線。多個平行排列的第二片段17連接第一片段16的第一部分16A，并且彼此通過一預定距離隔開。第一電極11的多個第二片段13和第二電極15的多個第二片段17以平行的方式互相交叉。
[0006]如圖2所不，偶數層20包括:第一電極21和第二電極25。第一電極21包括:第一片段22和多個平行排列的第二片段23。第一片段22包括:第一部分22A和第二部分22B。第一部分22A和第二部分22B分別構成L形的第一片段22的兩條線。多個平行排列的第二片段23連接第一片段22的第一部分22A，并且彼此通過一預定距離隔開。第二電極25包括:第一片段26和多個平行排列的第二片段27。第一片段26包括:第一部分26A和第二部分26B。第一部分26A和第二部分26B分別構成L形的第一片段26的兩條線。多個平行排列的第二片段27連接第一片段26的第一部分26A，并且彼此通過一預定距離隔開。第一電極21的多個第二片段23和第二電極25的多個第二片段27以平行的方式彼此交叉。圖1中第一電極11的第二片段13垂直于圖2中第一電極21的第二片段23。
[0007]但是，在現有的多層叉指半導體電容結構中，由于金屬間距(pitch)(例如:圖1中第一電極11的第二片段13和第二電極15的第二片段17之間的間距)之間的介電參數的值比較低(即低k值(low-k)，如2.63)，因此需要增大金屬間距來得到更好的可靠性(例如，當電壓為6.6V時，需要金屬間距為0.18微米)，但是這將引起巨大的電容減少。另外，由于28nm以下半導體工藝的特性和PA(功率放大器)設計中的大電壓擺幅(如6v)，因此需要創新的半導體電容結構來滿足高電壓的可靠性問題(即用于高電壓維持)。
【發明內容】
[0008]有鑒于此，本發明實施例提供了一種半導體電容結構，具有高電容密度，可用于高電壓維持。
[0009]本發明實施例提供了一種半導體電容結構，包括:
[0010]第一金屬層，作為所述半導體電容結構的第一電極的一部分，所述第一金屬層包括:第一部分，具有第一圖案；以及第二部分，連接至所述第一部分；
[0011]第二金屬層，作為所述半導體電容結構的第二電極的一部分；以及
[0012]第一介電層，形成于所述第一金屬層和所述第二金屬層之間。
[0013]其中，所述第一部分包括:多個彼此平行排列的片段，所述片段構成所述第一圖案。
[0014]其中，所述片段具有轉彎。
[0015]其中，所述片段之間的間距為0.05微米，所述片段的寬度為0.09微米。
[0016]其中，所述第二金屬層包括:
[0017]第三部分，具有第二圖案；以及
[0018]第四部分，連接至所述第三部分。
[0019]其中，所述第一部分和所述第三部分互相垂直對稱，并且所述第一圖案與所述第二圖案相同。
[0020]其中，所述第三部分包括:多個互相平行排列的片段，所述片段構成所述第二圖案。
[0021]其中，所述片段具有轉彎；
[0022]和/或，所述片段之間的間距為0.05微米，所述片段的寬度為0.09微米。
[0023]其中，所述第一圖案中的片段與所述第二圖案中的片段重疊。
[0024]其中，進一步包括:
[0025]第三金屬層，作為所述半導體電容結構的第一電極的另一部分；以及
[0026]第二介電層，形成于所述第三金屬層和所述第二金屬層之間。
[0027]其中，所述第三金屬層包括:
[0028]第五部分，具有第三圖案；以及
[0029]第六部分，連接至所述第三部分。
[0030]其中，所述第五部分包括:多個互相平行排列的片段，所述片段構成所述第三圖案。
[0031]其中，所述片段具有轉彎；
[0032]和/或，所述片段之間的間距為0.05微米，所述片段的寬度為0.09微米。
[0033]其中，所述第一圖案中的片段和所述第三圖案中的片段重疊。
[0034]其中，所述第一圖案為多邊形、橢圓形和圓形中之一；
[0035]或者，所述第二金屬層包括:第三部分，具有第二圖案；以及第四部分，連接至所述第三部分；其中，所述第二圖案為多邊形、橢圓形和圓形中之一；
[0036]或者，進一步包括:第三金屬層，作為所述半導體電容結構的第一電極的另一部分；以及第二介電層，形成于所述第三金屬層和所述第二金屬層之間；所述第三金屬層包括:第五部分，具有第三圖案；以及第六部分，連接至所述第三部分，其中，所述第三圖案為多邊形、橢圓形和圓形中之一。
[0037]其中，所述第二金屬層為金屬板；
[0038]和/或，所述半導體電容結構為金屬-氧化物-金屬型電容結構；
[0039]和/或，所述半導體電容結構應用于28nm以下半導體工藝。
[0040]其中，所述第一金屬層和所述第二金屬層之間的間距為0.075?0.095微米。
[0041]本發明實施例的有益效果是:
[0042]本發明實施例，由于介電層設置于第一金屬層和第二金屬層之間，所以具有更高的電容密度，從而可以用于高電壓維持。
【附圖說明】
[0043]圖1是現有多層叉指半導體電容結構的奇數層的簡化示意圖；
[0044]圖2是現有多層叉指半導體電容結構的偶數層的簡化示意圖；
[0045]圖3是根據本發明第一實施例的半導體電容結構的奇數金屬層的簡化示意圖；
[0046]圖4是根據本發明第一實施例的半導體電容結構的偶數金屬層的簡化示意圖；
[0047]圖5是根據本發明第一實施例的半導體電容結構的簡化的橫截面示意圖；
[0048]圖6是根據本發明第二實施例的半導體電容結構的奇數金屬層的簡化示意圖；
[0049]圖7是根據本發明第二實施例的半導體電容結構的偶數金屬層的簡化示意圖；
[0050]圖8是根據本發明第二實施例的半導體電容結構的簡化的橫截面示意圖；
[0051]圖9是根據本發明第三實施例的另一金屬層的簡化示意圖。
【具體實施方式】
[0052]為了使本發明所解決的技術問題、技術方案及有益效果更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。
[0053]在本申請說明書及權利要求當中使用了某些詞匯來指稱特定的組件。本領域技術人員應可理解，硬件制造商可能會用不同的名詞來稱呼同一個組件。本說明書及權利要求并不以名稱的差異作為區分組件的方式，而是以組件在功能上的差異作為區分的準則。在通篇說明書及權利要求當中所提及的“包括”、“包含”為一開放式的用語，故應解釋成“包括(含)但不限定于”。另外，“耦接”一詞在此為包括任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表該第一裝置可直接電氣連接至該第二裝置，或透過其它裝置或連接手段間接地電氣連接至該第二裝置。
[0054]本發明實施例所描述的半導體電容結構采用電容制造技術來使MOM(metal-oxide_metal，金屬-氧化物-金屬)電容結構具體化。作為該半導體電容結構的實現方案，其不需要超過標準CMOS制造工藝的額外工藝成本。換言之，本發明實施例中的電容包括:作為導電材料的金屬層和作為介電材料的氧化層。但是，本領域技術人員能夠理解:本發明的實現不需要限制于如下文中公開的實施例。其它已知或者新的導電材料或介電材料也可以用來實現本發明的電容結構。
[0055]請一并參考圖3和圖4。圖3是根據本發明第一實施例的半電體電容結構的奇數金屬層30的簡化示意圖，以及圖4是根據本發明第一實施例的半導體結構的偶數金屬層的簡化示意圖。一般而言，通過交叉(interlacing)和堆疊(stacking)多個圖3所示的奇數金屬層30和多個圖4所示的偶數金屬層40來表示(formulate)根據本發明實施例的半導體電容結構。換言之，在一奇數金屬層30的頂部上疊加一偶數金屬層40，進一步在該偶數金屬層40的頂部上疊加另一奇數金屬層，以及以同樣的方法繼續，以便于通過交叉和堆疊多個奇數金屬層30和多個偶數金屬層40而制成半導體電容結構。另外，在每個奇數/偶數金屬層30、40和它相鄰的偶數/奇數金屬層