替代柵極流中的部分凹陷溝道核心晶體管的制作方法
【技術領域】
[0001]本發明總體上涉及集成電路，并且具體地涉及集成電路中的MOS晶體管。
【背景技術】
[0002]集成電路可以包括使用柵極替代工藝形成的金屬氧化物半導體(MOS)晶體管。可以期望MOS晶體管的一部分中增加閾值均勻性而不增加晶體管占據的面積。
【發明內容】
[0003]在所描述的例子中，集成電路包括襯底。第一 MOS晶體管包括布置在第一介電層上的第一替代柵極以及第一溝道。第一溝道沿水平表面和豎直表面兩者鄰近第一介電層延伸。第二 MOS晶體管包括布置在第二介電層上的第二替代柵極以及第二溝道。第二溝道沿水平表面而不是豎直表面鄰近第二介電層延伸。第一介電層和第二介電層具有大體上相同的組成。第一替代柵極和第二替代柵極具有大體上相同的組成。第一 MOS晶體管和第二MOS晶體管具有相同極性。
【附圖說明】
[0004]圖1A至圖1H是連續制造階段中描述的一種集成電路的剖面立體圖。
[0005]圖2是包含具有升高的LDD區的MOS晶體管的集成電路的剖面圖。
[0006]圖3是包含具有凹陷的替代柵極的MOS晶體管的集成電路的剖面圖。
【具體實施方式】
[0007]包含具有替代柵極的MOS晶體管的集成電路可以在晶體管的一部分上形成升高的LDD區和/或凹陷的替代柵極，使得溝道和柵極介電層沿水平表面和豎直表面兩者延伸。升高LDD區通過在LDD注入之前由選擇性外延工藝完成。使替代電極凹陷通過在去除犧牲柵極材料之后和形成替代柵極介電層之前蝕刻襯底材料完成。升高LDD區和使替代柵極凹陷可以增加MOS晶體管的溝道長度，從而期望地增加晶體管的閾值均勻性而不增加晶體管占據的面積。
[0008]參考圖1A，集成電路100在半導體襯底102中和半導體襯底102上形成，半導體襯底102可以是單晶硅晶片、絕緣體上硅(SOI)晶片、具有不同晶體取向的區域的混合取向技術(HOT)晶片或適于制造集成電路100的其它材料。
[0009]場氧化物104在襯底102的頂部表面處形成。在一個例子中，場氧化物104是厚度在200納米和400納米之間的二氧化硅，其由淺溝槽隔離(STI)工藝形成。STI工藝可以包括以下步驟:在襯底102上形成氧化物層、在氧化物層上形成氮化硅層、將氮化硅層圖案化以暴露場氧化物104的區域、針對場氧化物104期望厚度在所暴露的區域的襯底102中蝕刻溝槽至適當深度、在溝槽的側壁和底部上生長熱氧化物層、通過化學氣相沉積(CVD)、高密度等離子體(HDP)或高深寬比工藝(HARP)用二氧化硅填充溝槽、從氮化硅層的頂部表面去除不想要的二氧化硅以及去除氮化硅層。
[0010]場氧化物104將第一 MOS晶體管106與第二 MOS晶體管108橫向地隔開。第一MOS晶體管106和第二 MOS晶體管108具有相同極性。第一 MOS晶體管106可以是需要窄范圍閾值電勢的電路(諸如靜態隨機訪問存儲器(SRAM)電路或放大器電路)的部分。第二 MOS晶體管108可以是可容忍較寬范圍閾值電勢的電路(諸如邏輯電路或多路復用器)的部分。
[0011]第一 MOS晶體管106包括:在襯底102的頂部表面處形成的第一犧牲柵極介電層110 ;和在第一犧牲柵極介電層110上方形成的第一犧牲柵極112。可以在第一犧牲柵極112的橫向表面上形成第一偏移隔離片114。相似地，第二 MOS晶體管108包括:在襯底102的頂部表面處形成的第二犧牲柵極介電層116 ;和在第二犧牲柵極介電層116上方形成的第二犧牲柵極118。可以在第二犧牲柵極118的橫向表面上形成第二偏移隔離片120。在該實施例的一個版本中，第一犧牲柵極112的第一柵極線寬122大體上等于第二犧牲柵極118的第二柵極線寬124。術語“柵極線寬”是指在包含柵極的MOS晶體管中的電流方向上的橫向寬度。
[0012]在一個替換版本中，第一犧牲柵極112的第一柵極線寬122為第二犧牲柵極118的第二柵極線寬124的80%至90%。
[0013]在一個例子中，第一犧牲柵極介電層110和第二犧牲柵極介電層116為沉積或熱生長的I納米至10納米的二氧化硅。例如，第一犧牲柵極112和第二犧牲柵極118可以是統稱為多晶硅的多晶體硅，使用硬掩模和反應離子蝕刻(RIE)工藝被圖案化。而且，例如，第一偏移隔離片114和第二偏移隔離片120可以是I納米至10納米的氮化硅，通過等離子體增強化學氣相沉積(PECVD)使用氨和雙(叔丁氨基)硅烷(BTBAS)被共形地(conformally)沉積。
[0014]在第二 MOS晶體管108上方形成外延阻擋層126以覆蓋與第二犧牲柵極118相鄰的襯底102的頂部表面。例如，外延阻擋層126可以是10納米至50納米的二氧化硅，通過PECVD使用氧和原硅酸四乙酯(也稱為正硅酸四乙酯或TE0S)共形地沉積。外延阻擋層126被圖案化以暴露第一 MOS晶體管106。
[0015]參考圖1B，執行選擇性外延生長工藝，其在與第一犧牲柵極112相鄰的襯底102上形成半導體材料(諸如晶體硅)的升高的LDD半導體區128。選擇性外延生長工藝可以包括以下步驟:在800°C至1200°C下通過氫和氯化氫來減少硅烷、二氯甲硅烷或四氯化硅。例如，升高的LDD半導體區128的頂部表面可以在襯底102的頂部表面上方2納米至10納米處。顯著量的半導體材料不通過選擇性外延生長工藝在場氧化物104或外延阻擋層126上形成。
[0016]參考圖1C，諸如通過利用含氟等離子體的RIE工藝，去除外延阻擋層126。隨后，執行LDD注入工藝，其將摻雜劑注入到第一 MOS晶體管106中的升高的LDD半導體區128中以形成第一 LDD注入區130。因此，LDD注入工藝將摻雜劑注入到鄰近第二犧牲柵極118的襯底102中，以在第二 MOS晶體管108中形成第二 LDD注入區132。
[0017]參考圖1D，集成電路100被退火，使得第一 LDD注入區130和第二 LDD注入區132中的摻雜劑激活，以分別在與第一犧牲柵極112和第二犧牲柵極118相鄰的襯底102中形成升高的第一 LDD區134和第二 LDD區136。例如，升高的第一 LDD區134的頂部表面可以是在襯底102的頂部表面上方2納米至10納米處。鄰近第一犧牲柵極112和第二犧牲柵極118形成源極/漏極隔離片138。例如，源極/漏極隔離片138可以是10納米至30納米的二氧化硅。
[0018]可以分別在第一 MOS晶體管106和第二 MOS晶體管108中形成第一外延源極和漏極區140與第二外延源極和漏極區142。例如，可以通過從升高的LDD半導體區128和鄰近源極/漏極隔離片138的襯底102中去除半導體材料，并在其中從升高的LDD半導體區128和襯底102中去除半導體材料的區域中形成具有不同化學計量的外延半導體材料，形成第一外延源極和漏極區140與第二外延源極和漏極區142。升高的第一 LDD區134針對第一外延源極和漏極區140提供漏極延伸部；相似地，第二 LDD區136針對第二外延源極和漏極區142提供漏極延伸部。
[0019]參考圖1E，在集成電路100上形成介電層144，以覆蓋與第一犧牲柵極112和第二犧牲柵極118相鄰的區域并暴露第一犧牲柵極112和第二犧牲柵極118的頂部表面。例如，介電層144可以通過由PECVD使用TEOS或旋涂工藝使用甲基倍半硅氧烷(MSQ)沉積二氧化硅共形層，或通過使用HDP工藝沉積二氧化硅來形成。隨后，可以使用化學機械拋光(CMP)工藝和/或回蝕工藝(諸如抗蝕刻回蝕工藝)將二氧化硅的共形層平整化，以暴露第一犧牲柵極112和第二犧牲柵極118的頂部表面并留下覆蓋鄰近第一犧牲柵極112和第二犧