抑制反窄溝道效應及制作cmos的方法
【技術領域】
[0001]本發明涉及半導體器件制造技術領域，尤其涉及一種抑制反窄溝道效應及制作CMOS的方法。
【背景技術】
[0002]隨著半導體工藝進入超大規模集成化(ULSI)時代，芯片上晶體管的幾何尺寸被不斷縮小以致接近物理極限。更小的器件提高了芯片的集成度，用以滿足日益復雜的電路功能需求。但是隨著線寬的減小，晶體管電學參數對幾何尺寸的敏感性越來越高。一些在長溝道器件中可以忽略的邊緣效應成為了影響電學參數波動的主要因素。
[0003]閾值電壓(Threshold Voltage)作為晶體管最重要的電學參數之一，一直被用來對其電學性能進行表征。電路的速度，噪聲容限都需要對閾值電壓做出精確的預測。由于對幾何尺寸非常敏感，小尺寸器件閾值電壓的波動一直是研究重點。反窄溝道效應(Reversenarrow width effect, RNWE)就是其中一個重要方向。
[0004]在淺溝槽隔離(Shallow trench isolat1n，STI)工藝中，RNWE表現為隨著溝道寬度變小，閾值電壓快速下降。這會導致電路漏電增大，功耗增加。
[0005]為了抑制RNWE，業界有提出并驗證有效的方法，比如:
[0006]淺溝槽隔離襯墊(STI liner)引入氮化層襯墊(nitride liner)形成雙襯墊(double liner)結構，或者在氧化層襯墊(oxide liner)后引入NO anneal (退火)進行氮化；
[0007]在溝道中采用額外的中性原子注入，如Ge ；
[0008]在基材(Substrate)或STI oxide界面引入B離子注入(傾斜0度或者30?40度結合晶圓旋轉)。
[0009]從半導體制造的角度看，以上抑制NWE的幾種方法或多或少都存在不足之處:
[0010]STI Nitride liner:嚴重影響 STI 縱橫比(aspect rat1)，導致 STI 空位缺陷(void defect)，同時由于是熱過程(thermal process)，成本過高，生產線的吞吐量(through put)太慢；
[0011]STI liner引入NO anneal:同樣是thermal process，成本過高，同時生產線的through put 太慢；
[0012]Ge注入(implant):大質量元素注入會導致缺陷增加；
[0013]Substrate/STI oxide 界面引入 B implant (tilt 0 度或者 30 ?40 度結合 waferrotat1n):增加STI刻蝕(etch)的工藝步驟，有時需要增加額外的光掩模(photo mask)工藝，成本較高。
【發明內容】
[0014]鑒于上述問題，本發明提供一種抑制反窄溝道效應及制作CMOS的方法，可以有效抑制RNWE，提高小尺寸器件的穩定性和可靠性；并且成本較低，可控性好，能夠與現有CMOS制造技術兼容。
[0015]本發明解決上述技術問題所采用的技術方案為:
[0016]—種抑制反窄溝道效應的方法，其特征在于，包括:
[0017]提供一形成有STI槽的半導體襯底，且所述半導體襯底中位于所述STI槽的兩側均制備有有源區；
[0018]制備第一氧化層覆蓋所述STI槽的底部和側壁；
[0019]對所述STI槽的底部和側壁進行離子注入工藝，以在所述半導體襯底中形成將所述有源區中的摻雜離子與所述第一氧化層進行隔離的阻隔區。
[0020]優選的，上述抑制反窄溝道效應的方法，其中，采用氮離子進行所述離子注入工
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[0021]優選的，上述抑制反窄溝道效應的方法，其中，所述氮離子注入的能量范圍為4?15keVo
[0022]優選的，上述抑制反窄溝道效應的方法，其中，所述氮離子注入的濃度范圍為1014 ?10 16/ cm 2 ο
[0023]優選的，上述抑制反窄溝道效應的方法，其中，所述氮離子注入與所述半導體襯底垂直方向的傾斜角度為0?45度。
[0024]優選的，上述抑制反窄溝道效應的方法，其中，當所述傾斜角度大于0度時，結合所述半導體襯底的旋轉進行所述氮離子注入。
[0025]本發明還提供一種制作CMOS的方法，其特征在于，包括以下步驟:
[0026]步驟一，提供一設置有若干有源區的半導體襯底，于所述半導體襯底之上沉積墊氧化層后，于所述墊氧化層之上沉積墊氮化層；
[0027]步驟二，涂布光刻膠至所述若干有源區形成光罩，并將所述光罩上的電路圖案刻制到所述有源區；
[0028]步驟三，干法刻蝕以在每兩個所述有源區之間形成STI槽，之后進行濕法清洗以去除所述光刻膠；
[0029]步驟四，使用熱磷酸刻蝕去除所述STI槽的尖角之上的墊氮化層；
[0030]步驟五，于所述STI槽的底部和側壁制備生成第一氧化層；
[0031]步驟六，對所述STI槽的底部和側壁進行氮離子注入。
[0032]優選的，上述制作CMOS的方法，其中，所述步驟五中，利用現場水氣生成工藝制備所述第一氧化層。
[0033]優選的，上述制作CMOS的方法，其中，所述步驟六中，采用步驟四中所述墊氧化層上未被刻蝕的所述墊氮化層作為掩膜，對所述STI槽的底部和側壁進行所述氮離子注入。
[0034]優選的，上述制作CMOS的方法，其中，所述步驟六中，所述氮離子注入的能量范圍為4?15keV ;濃度范圍為1014?10 16/cm 2。
[0035]優選的，上述制作CMOS的方法，其中，所述步驟六中，所述氮離子注入與所述半導體襯底垂直方向的傾斜角度為0?45度；且當所述傾斜角度大于0度時，結合所述半導體襯底的旋轉進行所述氮離子注入。
[0036]優選的，上述制作CMOS的方法，還包括以下后續步驟:
[0037]淺溝槽隔離區高密度等離子填充以及化學機械拋光，有源區阱形成以及鈍化處理。
[0038]上述技術方案具有如下優點或有益效果:本發明提供的一種抑制反窄溝道效應及制作CMOS的方法，通過離子(N離子)注入來有效抑制反窄溝道效應(Reverse narrowwidth effect，RNWE)，實現對小尺寸器件閾值電壓的有效調控，提高小尺寸器件的穩定性和可靠性；并且成本較低，可控性好，能夠與現有CMOS制造技術兼容。
【附圖說明】
[0039]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發明及其特征、夕卜形和優點將會變得更加明顯。在全部附圖中相同的標記指示相同的部分。并未可以按照比例繪制附圖，重點在于示出本發明的主旨。
[0040]圖1是本發明抑制反窄溝道效應的方法的步驟圖；
[0041]圖2是本發明制作CMOS的方法的步驟圖；
[0042]圖3?圖8b是本發明制作CMOS的方法的階段示意圖。
【具體實施方式】
[0043]下面結合具體實施例對本發明的抑制反窄溝道效應的方法以及制作CMOS的方法作詳細說明。
[0044]實施例一:
[0045]如圖1所示，本發明的抑制反窄溝道效應的方法，主要包括:提供一形成有STI槽的半導體襯底，且該半導體襯底中位于STI槽的兩側均制備有有源區；制備第一氧化層覆蓋STI槽的底部和側壁；對311槽的底部和側壁進行離子注入工藝，以在該半導體襯底中形成將有源區中的摻雜離子與第一氧化層進行隔離的阻隔區。
[0046]作為一個優選的實施例，本實施例中采用氮離子進行上述離子注入工藝，且氮離子注入的能量范圍為4?15keV ;濃度范圍為1014?10 16/cm 2;且注入時與半導體襯底垂直方向的傾斜角度為0?45度；并且當傾斜角度大于0度時，需要結合半導體襯底的旋轉進行氮離子的注入。
[0047]具體的，可參照圖8a及8b所示，圖8a為N離子與半導體襯底10垂直方向的傾斜角度為0度注入(也即N離子垂直注入)STI槽的底部和側壁的示意圖；圖8b為N離子與半導體襯底10垂直方向的傾斜角度大于0度注入(也即N離子與垂直方向成一定夾角注