一種半導體芯片及其制作方法
【技術領域】
[0001] 本發明涉及半導體技術領域，尤其涉及一種半導體芯片及其制作方法。
【背景技術】
[0002] 可動離子電荷是廣泛存在于半導體芯片中的一種雜質污染，半導體芯片的制造過 程中會不可避免地混入一些可動離子。其主要成分為堿金屬離子，如鋼（化）離子和鐘化） 離子等，送種雜質可W在Si02薄膜中自由移動。可動離子在電場、機械應力、溫度的作用下 在氧化層中移動，從而引發半導體器件參數漂移，如晶體管的闊值電壓，高壓器件的擊穿電 壓等的電壓漂移。而當可動離子電荷的污染使半導體器件參數緩慢退化，最終導致電路參 數超過其限定值時，將可能導致半導體器件損毀失效。在半導體制造中，在形成頂層金屬層 后，為了防止該金屬層被水汽、可動離子電荷等污染，通常在頂層金屬層形成后會在表面形 成一層純化層（passivation),例如氮化娃（SiN)薄膜層或二氧化娃（Si02)薄膜層。通常 SiN薄膜層的硬度較大，產生的應力也較大，但它阻止外界水汽和雜質污染的效果較好。而 Si02薄膜層的硬度較小，產生的應力也相對較小，但它阻止外界水汽和雜質污染的效果不 如SiN薄膜層。
[0003] 如圖1所示，現有技術在半導體襯底10上完成所有前段工藝的器件制造，生成器 件層11，前段工藝的器件制造與目前半導體制造器件層的工藝相同，且器件層的具體制造 過程不是本發明的重點，因此送里不作詳細的論述。接著，在器件層11的表面沉積一層 金屬層，并通過光刻和刻蝕等步驟，將金屬層中沒有被光刻膠覆蓋的金屬層刻蝕掉，保留 被光刻膠覆蓋的金屬層，該金屬層作為半導體器件的頂層金屬層12。隨后在頂層金屬層 12上沉積一層純化層13,純化層13的主要作用為防止頂層金屬層12被水汽、可動離子等 污染，或者被機械損傷而導致芯片損壞。沉積純化層13的方法可W是等離子體增強化學 氣相沉積（Plasma Enhanced Qiemical Vapor Deposition,陽CVD)或常壓化學氣相沉積 (Atmospheric Pressure Qiemical Vapor D巧osition，APCVD)方法，純化層 13 為 Si02 薄 膜層或SiN薄膜層，純化層13的厚度通常為3000 A到]0000 A。
[0004] 現有技術在某些半導體芯片的制造過程中，為了防止SiN純化層產生的應力和電 荷對頂層金屬層帶來的損傷，通常會在頂層金屬層和最外層的SiN純化層中間生長一層應 力較小的緩沖層，例如Si02薄膜層。為進一步減小應力，可W在Si02中滲入2% -6%的磯 (巧元素，使Si02的硬度變得更低，且可W通過Si02中的P元素來吸附和固定金屬離子，提 升器件可靠性。
[0005] 具體地，如圖2所示，在制作完頂層金屬層12后，在頂層金屬層12上制作的純化 層為雙層純化層。在頂層金屬層12上沉積第一純化層21，在第一純化層21上沉積第二純化 層22。其中，第一純化層21為氧化層，如為Si02薄膜層，其厚度通常為]000 A到6000 A， 第二純化層22為SiN薄膜層，其厚度通常為1000 A到6000 A。
[0006] 現有技術中不論是單層純化層還是雙層純化層，純化層都會緊貼著頂層金屬層生 長，由于頂層金屬層的形貌呈臺階狀，根據臺階的高低起伏，不同形貌產生的局部應力也不 同。在半導體芯片使用過程中，半導體芯片可能會發熱，由于純化層和金屬層的漲縮系數不 同，因此在純化層和金屬層之間會產生較大的機械應力，高機械應力將誘發可動離子電荷 的聚集，產生不希望有的界面態，影響器件的參數和可靠性，嚴重時甚至會導致純化層的開 裂，頂層金屬層越厚，純化層帶來的機械應力也越大。
[0007] 綜上所述，現有技術對于某些頂層金屬層較厚，或者工作溫度較高的半導體芯片， 采用傳統的純化層結構，將帶來可靠性降低的問題。
【發明內容】
[0008] 本發明實施例提供了一種半導體芯片及其制作方法，用W實現減小純化層機械應 力，提升半導體芯片可靠性的目的。
[0009] 本發明實施例提供的一種半導體芯片，包括半導體襯底、器件層和頂層金屬層，其 中，所述半導體芯片還包括依次位于所述頂層金屬層上的第一純化層、用作平坦層的旋涂 娃玻璃SOG層和第二純化層，且所述頂層金屬層的上方區域不覆蓋所述旋涂娃玻璃S0G。
[0010] 由本發明實施例提供的半導體芯片，由于旋涂娃玻璃SOG較為疏松，容易吸收水 汽，因此旋涂娃玻璃SOG層不能直接制作在頂層金屬層上，同時由于頂層金屬層的形貌呈 高低起伏的臺階狀，因此需要在頂層金屬層和旋涂娃玻璃SOG層之間制作一層應力較小的 第一純化層，但應力較小的第一純化層在半導體芯片使用過程中隔絕外界污染的能力較 差，因此還需要制作隔絕外界污染能力較強的第二純化層，在半導體芯片使用過程中，半 導體芯片可能會發熱，由于位于頂層的第二純化層下方存在用作平坦層的旋涂娃玻璃SOG 層，因此位于頂層的第二純化層相對現有技術的頂層純化層的結構變得更為平滑，產生的 機械應力也更小，可W防止頂層純化層因為機械應力過大而開裂的情況，進而提升半導體 芯片的可靠性。
[0011] 較佳地，所述第一純化層的材料為二氧化娃Si02。
[0012] 送樣，將Si02層用作第一純化層，在實際生產中制作技術成熟，制作得到的純化 層穩定，且原材料選取簡單，成本較低。
[0013] 較佳地，所述Si02為正娃酸己脂二氧化娃TE0S，或無滲雜娃玻璃USG，或磯娃玻璃 PSG，或富娃氧化物SR0。
[0014] 送樣，當Si02為正娃酸己脂二氧化娃TE0S，或無滲雜娃玻璃USG，或磯娃玻璃PSG， 或富娃氧化物SRO時，在實際生產中更加方便、簡單。
[0015] 較佳地，所述第二純化層的材料與所述第一純化層的材料相同。
[0016] 送樣，當第二純化層的材料與所述第一純化層的材料相同時，在實際生產中制作 得到的第二純化層穩定，且原材料選取簡單，成本較低。
[0017] 較佳地，所述半導體芯片還包括位于第二純化層上的第H純化層，所述第二純化 層和所述第H純化層的材料不同。
[0018] 送樣，當所述半導體芯片還包括位于第二純化層上的第H純化層時，能夠更好的 隔絕外界對半導體芯片的污染。
[0019] 較佳地，所述第H純化層的材料為氮化娃SiN。
[0020] 送樣，當第H純化層的材料為氮化娃SiN時，在半導體芯片的使用過程中能夠很 好的阻止外界水汽和雜質的污染。
[0021] 本發明實施例還提供了一種上述半導體芯片的制作方法，該方法包括：
[0022] 在半導體襯底上制作器件層，在器件層上制作頂層金屬層；
[0023] 在所述頂層金屬層上沉積第一純化層，在第一純化層上涂覆用作平坦層的旋涂娃 玻璃S0G，所述旋涂娃玻璃SOG不覆蓋所述頂層金屬層；
[0024] 在所述旋涂娃玻璃SOG上沉積第二純化層。
[00巧]由于本發明實施例提供的上述半導體芯片的制作方法，由于用該方法制作得到上 面的半導體芯片，因此用該方法制作得到的半導體芯片的可靠性也得到了很大的提升，同 時，該方法適用性極廣，可適用于幾乎所有的半導體制造工藝。
[0026] 較佳地，所述方法還包括：
[0027] 在所述第二純化層上沉積第H純化層，所述第二純化層和所述第H純化層的材料 不同。
[0028] 送樣，當在第二純化層上沉積第H純化層后，能夠更好的隔絕外界對半導體芯片 的污染。
[0029] 較佳地，所述在第一純化層上涂覆旋涂娃玻璃SOG后，所述方法還包括；用爐管對 涂覆的旋涂娃玻璃SOG進行烘干，爐管溫度為350°C到450°C。
[0030] 送樣，由于SOG為液態，為了使用方便，必須將液態的SOG烘干，爐管溫度為35(TC 到45(TC時，有利于SOG的烘干，且該溫度不會給爐管造成較大的使用壓力。
[0031] 較佳地，對涂覆的旋涂娃玻璃SOG進行烘干的過程中，爐管內通入氮氣N2。
[0032] 送樣，爐管內通入氮氣N2作為保護氣體，能夠有效的防止在烘干過程中SOG的性 質發生變化。
[0033] 較佳地，所述旋涂娃玻璃SOG不覆蓋所述頂層金屬層，包括：
[0034] 通過各向異性刻蝕的方法對烘干后的旋涂娃玻璃SOG進行刻蝕，去除頂層金屬層 上方的旋涂娃玻璃S0G。
[0035] 送樣，由于SOG成分與其它的氧化層相比較疏松，如果在金屬層上方還保留有SOG 的時候，很容易導致SOG頂部及底部的介質層分層，進而容易導致半導體器件失效。
[0036] 較佳地，所述各向異性刻蝕為等離子體干法刻蝕。
[0037] 送樣，通過等離子體干法刻蝕去除頂層金屬層上方的旋涂娃玻璃S0G，在實際生產 中更加方便、易行。
[003引較佳地，所述等離子體干法刻蝕過程中通入的刻蝕氣體為含氣F元素的氣體。
[0039] 送樣，含氣F元素的氣體在刻蝕過程中，對SOG及SOG下面的介質的刻蝕速率基本 相同，在刻蝕的時候能夠保持芯片表面的平整度，起到平坦化的效果。
[0040] 較佳地，干法刻蝕后所述方法還包括；對旋涂娃玻璃SOG進行高能量離子注入。
[0041] 送樣，對旋涂娃玻璃SOG進行高能量離子注入后，會在SOG的表面形成致密的SOG 層，對SOG進行致密化后，SOG的性質與其上下的氧化層介質更接近，減小介質分層的概率。
【附圖說明】
[0042] 圖1為現有技術的半導體芯片結構示意圖；
[0043] 圖2為現有技術的另一半導體芯片結構不意圖；
[0044] 圖3為本發明實施例提供的一種半導體芯片的制作方法流程圖；
[0045] 圖4-圖10分別為本發明實施例提供的一種半導體芯片在制作過程中的不同階段 的結構示意圖。
【具體實施方式】
[0046] 本發明實施例提供了一種半導體芯片及其制作方法，用W實現減小純化層機械應 力，提升半導體芯片可靠性的目的。