包括柵電極的半導體器件的制作方法
【專利說明】包括柵電極的半導體器件
[0001]相關申請的交叉引用
[0002]本申請要求于2014年7月24日提交的申請號為10-2014-0094121的韓國專利申請的優先權，其公開內容通過引用整體合并于此。
技術領域
[0003]本公開的實施例涉及一種半導體器件，且更特別地，涉及一種包括柵電極的半導體器件。
【背景技術】
[0004]一般地，半導體材料具有介于導體和絕緣體之間的中間電導率。盡管在純態時半導體材料充當絕緣體，通過例如離子注入、或擴散等來將雜質引入半導體材料中，半導體材料的電導率增大。半導體材料被用來制備半導體器件，比如晶體管。例如，半導體器件包括半導體存儲器件。
[0005]半導體存儲器件包括多個晶體管。晶體管具有三個區，即柵極、源極和漏極。根據輸入到晶體管的柵極的控制信號的電壓電平，電荷通過溝道區在源極和漏極之間移動。
[0006]隨著半導體器件尺寸的降低，單元電容(Cs)也降低，這導致保持時間的減少。由于單元電容(Cs)降低，盡管施加基本上相同的偏壓到半導體器件，儲存在半導體器件中的電荷量仍可以降低。
【發明內容】
[0007]本公開的各種實施例指向提供一種解決相關領域的一個或者更多問題的半導體器件。
[0008]本公開的一個實施例涉及一種半導體器件，所述半導體器件包括能夠儲存從單元電容器(cell capacitor)泄漏的電荷以使電荷的損失最小化，使得半導體器件的特性提升。
[0009]根據一個實施例的一個方面，半導體器件包括:多個第一柵電極，掩埋在包括有源區和器件隔離膜的半導體襯底中；多個結區，每個結區置于兩個相鄰第一柵電極之間的有源區的部分中，結區包括儲存節點結區以及置于儲存節點結區之間的位線結區；多個儲存節點接觸插塞，分別置于儲存節點結區之上并耦接到儲存節點結區；多個儲存節點，分別耦接到儲存節點接觸插塞并置于儲存節點接觸插塞之上；以及第二柵電極，置于儲存節點接觸插塞中的對應的一個儲存節點接觸插塞的側壁之上，其中垂直晶體管包括第二柵電極和對應的儲存節點接觸插塞，并儲存從儲存節點中的對應的一個泄漏的電荷。
[0010]結區的側壁與第一柵電極中的對應的一個第一柵電極的側壁部分地重疊。
[0011]結區包括N型雜質。
[0012]第一柵電極和第二柵電極每個均包括柵絕緣膜和金屬阻擋層。
[0013]儲存節點接觸插塞包括N型多晶娃層或娃外延層、或者兩者都被包括。
[0014]每個儲存節點接觸插塞包括其中設置了第一 N型層、P型基體以及第二 N型層的n-p-n結構。
[0015]P型基體置于第一 N型層與第二 N型層之間并包括P型雜質。
[0016]第二柵電極置于n-p-n結構的P型基體的第一側壁之上。
[0017]儲存節點接觸插塞包括:耦接到儲存節點結區中的第一儲存節點結區的第一儲存節點接觸插塞；以及耦接到儲存節點結區中的第二儲存節點結區的第二儲存節點接觸插塞，其中置于第一儲存節點接觸插塞的側壁之上的第二柵電極與置于第二儲存節點接觸插塞的側壁之上的第二柵電極相隔離。
[0018]位線，其耦接到位線結區并包括順序地層疊在位線結區之上的位線接觸圖案和位線導電圖案。
[0019]根據一個實施例的另一方面，半導體器件包括:多個第一柵電極，掩埋在包括有源區和器件隔離膜的半導體襯底中；多個結區，每個結區置于兩個相鄰第一柵電極之間的有緣區的部分中，多個結區包括儲存節點結區和置于儲存節點結區之間的位線結區；多個儲存節點接觸插塞，分別置于儲存節點結區之上并耦接到儲存節點結區；多個儲存節點，分別耦接到儲存節點接觸插塞并置于儲存節點接觸插塞之上；以及多個第二柵電極，分別置于第一柵電極之上，且被配置用來阻止置于有源區中的儲存節點的電荷泄漏，其中每個第一柵電極和第二柵電極中的對應的一個第二柵電極通過絕緣膜圖案而相互隔離。
[0020]結區包括N型雜質。
[0021]每個結區包括其中設置了第一 N型結區、P型結區和第二 N型結區的n-p-n結構。
[0022]P型結區置于第一型結區與第二 N型結區之間且包括P型雜質。
[0023]第一 N型結區的側壁與絕緣膜圖案的側壁重疊。
[0024]P型結區的側壁與第二柵電極的側壁重疊。每個第一柵電極和每個第二柵電極包括柵絕緣膜和金屬阻擋層。儲存節點接觸插塞包括N型多晶硅層。
[0025]半導體器件還包括:位線，耦接到位線結區并包括順序地層疊在位線結區之上的位線接觸圖案和位線導電圖案。
[0026]根據一個實施例的另一個方面，半導體器件包括:兩個相鄰的第一柵電極，一個第一柵電極掩埋在有源區中而另一個第一柵電極掩埋在器件絕緣膜中，所述器件絕緣膜在半導體襯底中定義有源區；儲存節點接觸結區，置于設置在第一柵電極之間的有源區的部分中；儲存節點接觸插塞，置于儲存節點接觸結區之上并包括第一 N型圖案、P型基體以及第二 N型圖案；儲存節點，置于儲存節點接觸插塞之上；以及第二柵電極，置于P型基體的側壁之上。
[0027]需要理解前述的對實施例的總體描述以及接下來的細節描述都不是限制性的，而意在對要求保護的發明提供進一步的解釋。
【附圖說明】
[0028]圖1A和IB示出根據本公開的第一實施例的半導體器件。
[0029]圖2A到2N是示出根據本公開的一個實施例的的形成圖1A中所示的半導體器件的方法的剖面圖。
[0030]圖3A和3B示出根據本公開的第二實施例的半導體器件。
[0031]圖4A到4G是根據本公開的一個實施例的形成所述半導體器件的方法的剖面圖。
[0032]圖5是示出根據本公開的第三實施例的半導體器件的剖面圖。
[0033]圖6A到6G是示出根據本公開的一個實施例的形成圖5中所示半導體器件的方法的剖面圖。
[0034]圖7是示出根據本公開的第四實施例的半導體器件的剖面圖。
[0035]圖8A到SC是示出根據本公開的一個實施例的形成圖7中所示的半導體器件的方法的剖面圖。
【具體實施方式】
[0036]現在將詳細參考某些實施例，在附圖中示出了所述實施例的例子。在所有可能的地方，貫穿整個附圖中，相同的附圖標記指相同或者類似的部分。在接下來的描述中，此中包含的相關已知的配置或者功能的詳細描述可能使得主旨不太清晰，其將被省略。
[0037]圖1A和IB示出了根據本公開的第一實施例的半導體器件。
[0038]參見圖1A，多個第一柵電極112掩埋在包括有源區103和器件隔離膜105的半導體襯底100中。柵絕緣膜109和金屬阻擋層110可以被置于有源區103中的第一柵電極112之下。這里，有源區103可以是由P型材料形成。兩個第一柵電極112置于有源區103中，而一個第一柵電極置于器件隔離膜105的對應的一個中。密封膜114置于第一柵電極112之上以使得第一柵電極能夠相互電隔離。
[0039]位線結區107b置于介于有源區103中設置的兩個第一柵電極112之間的有源區103的上部。儲存節點結區107a置于兩個第一柵電極112的每個與鄰近的掩埋在器件隔離膜105的對應的一個中的第一柵電極112之間的有源區103的上部。位線結區107b和儲存節點結區107a可以通過注入與有源區103中的P型雜質具有相反的導電類型的N型雜質來形成。盡管在這個實施例中結區107a和107b包括N型雜質，但實施例不局限于此。在另一個實施例中，可以注入P型雜質來形成結區107a和107b。
[0040]此外，位線118在位線結區107b之上形成并耦接到位線結區107b。位線118具有層疊結構，所述層疊結構包括位線接觸圖案118a和位線導電圖案118b。
[0041]此外，在儲存節點結區107a之上形成親接到儲存節點結區107a的儲存節點接觸插塞124。儲存節點接觸插塞124可以包括n-p-n結構，第一 N型多晶硅層124a (此文中也稱作第一 N型多晶硅圖案)、P型基體124b以及第二 N型多晶硅層124c (此文中也被稱作第二 N型多晶硅圖案)順序地層疊在所述n-p-n結構中。在一個實施例中，P型基體124b可以通過在儲存節點結區107a之上形成N型多晶硅層并將P型雜質注入到所述N型多晶娃層的中間部分而形成，從而第一 N型多晶娃層124a和第二 N型多晶娃層124c通過P型基體124b而相互分開。
[0042]此外，柵絕緣膜126和金屬阻擋層128置于儲存節點接觸插塞124的P型基體124b的一側，而第二柵電極130a置于金屬阻擋層128之上。n_p_n型儲存節點接觸插塞124和第二柵電極130a可以充當垂直晶體管。此外，儲存節點135在儲存節點接觸插塞124之上形成并耦接到儲存節點接觸插塞124。儲存節點135可以具有圓柱形或者凹面形。然而，儲存節點135的形狀并不局限于此，儲存節點135可以具有另一種形狀。
[0043]如上所述，根據第一實施例的半導體存儲器包括具有n-p-n結構的儲存節點接觸插塞124。第二柵電極130a可以形成在n-p-n結構的P型基體124b的側壁上。因此，垂直晶體管包括第二柵電極130a和儲存節點接觸插塞124。可以使用垂直晶體管的浮體特性來將從儲存節點135泄漏的電荷集聚在垂直晶體管中。
[0044]根據第一實施例，當儲存在單元電容器135中的一些電荷泄漏時，泄漏的電荷被集聚在具有浮體特性的垂直晶體管的儲存節點接