薄膜晶體管的制作方法
【技術領域】
[0001]本發明是有關于一種電子元件，且特別是有關于一種薄膜晶體管。
【背景技術】
[0002]隨著科技的發展，電子元件的微型化已成趨勢。目前現有的金屬氧化物薄膜晶體管(metal-oxide thin film transistor, MO-TFT)結構為底極極蝕刻中止(bottom gateetching stop)的結構。在上述結構中，源極與漏極位于同一膜層，且分別設于半導體層的兩側。蝕刻終止層(etching stop layer)具有暴露出半導體層頂面的兩個接觸孔(contacthole)。源極與漏極分別填入這兩個接觸孔而與半導體層電性連接。然而，這兩個接觸孔的設置不利于TFT尺寸的縮減，進而無法滿足顯示面板的高分辨率與窄邊框的需求。
[0003]為了滿足上述需求，已發展出源極以及漏極與半導體層之間具有不同接觸結構的TFT。在此TFT結構中，半導體層覆蓋源極，漏極則通過接觸孔與半導體層電性連接。然而，在上述金屬與半導體接面處的不同接觸結構會形成不同的接觸阻抗(contactresistance)。因此，發展一種可同時滿足電性穩定度佳且尺寸小的TFT是有需要的。
【發明內容】
[0004]本發明提供一種薄膜晶體管，其具有電性穩定度佳且尺寸小的特性。
[0005]本發明的薄膜晶體管包括柵極、柵絕緣層、半導體層以及源極與漏極。柵絕緣層覆蓋柵極。半導體層位于柵絕緣層上且配置在柵極上方。源極與漏極配置在柵絕緣層上且分別與半導體層電性連接。源極與漏極分別位于不同的膜層。源極與半導體層之間具有第一接觸阻抗，漏極與半導體層之間具有第二接觸阻抗，且第一接觸阻抗小于第二接觸阻抗。
[0006]基于上述，在本發明一實施例的薄膜晶體管中，源極與漏極分別位于不同的膜層而與半導體層電性連接，從而有助于薄膜晶體管尺寸的縮小。此外，在源極以及漏極與半導體層之間具有不同的接觸阻抗的情況下，將接觸阻抗高的作為漏極，而接觸阻抗低的作為源極。如此一來，薄膜晶體管可具有更良好的電性穩定度。
[0007]為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。
【附圖說明】
[0008]圖1是本發明第一實施例的薄膜晶體管的剖面示意圖；
[0009]圖2是具有圖1的薄膜晶體管的像素結構的剖面示意圖；
[0010]圖3是本發明第二實施例的薄膜晶體管的剖面示意圖；
[0011]圖4是具有圖3的薄膜晶體管的像素結構的剖面示意圖；
[0012]圖5是本發明第三實施例的薄膜晶體管的剖面示意圖；
[0013]圖6是具有圖5的薄膜晶體管的像素結構的剖面示意圖；
[0014]圖7是本發明第四實施例的薄膜晶體管的剖面示意圖；
[0015]圖8是具有圖7的薄膜晶體管的像素結構的剖面示意圖；
[0016]圖9是本發明第五實施例的薄膜晶體管的剖面示意圖；
[0017]圖10是具有圖9的薄膜晶體管的像素結構的剖面示意圖；
[0018]圖11是現有的薄膜晶體管的電流-電壓曲線圖；
[0019]圖12是圖1的薄膜晶體管的電流-電壓曲線圖。
[0020]附圖標記說明:
[0021]10、20、30、40、50:薄膜晶體管；
[0022]100:基板；
[0023]120:半導體層；
[0024]140:絕緣層；
[0025]160:保護層；
[0026]1000、2000、3000、4000、5000:像素結構；
[0027]W、W2:接觸孔；
[0028]D:漏極；
[0029]G:柵極；
[0030]G1:柵絕緣層；
[0031]PE:像素電極；
[0032]S:源極；
[0033]S1、S1’:底面;
[0034]S2、S2，:頂面；
[0035]S3、S3’:側面。
【具體實施方式】
[0036]圖1是本發明第一實施例的薄膜晶體管的剖面示意圖。請參照圖1，本實施例的薄膜晶體管10配置在基板100上。就光學特性而言，基板100可為透光基板或不透光/反射基板。透光基板的材質可選自玻璃、石英、有機聚合物、其他適當材料或其組合。不透光/反射基板的材質可選自導電材料、金屬、晶圓、陶瓷、其他適當材料或其組合。需說明的是，若基板100選用導電材料時，則需在基板100搭載薄膜晶體管的構件之前，在基板100上形成一絕緣層(未示出)，以避免基板100與薄膜晶體管的構件之間發生短路的問題。就機械特性而言，基板100可為剛性基板或可撓性基板。剛性基板的材質可選自玻璃、石英、導電材料、金屬、晶圓、陶瓷、其他適當材料或其組合。可撓性基板的材質可選自超薄玻璃、有機聚合物(例如:塑料)、其他適當材料或其組合。
[0037]本實施例的薄膜晶體管10包括柵極G、柵絕緣層G1、半導體層120、絕緣層140以及源極S與漏極D。
[0038]如圖1所示，柵極G配置在基板100上。在本實施例中，若所制造的薄膜晶體管10欲應用于顯示領域，則在形成柵極G時，還可同時形成與柵極G電性連接的掃描線(未示出)。柵極G—般是使用金屬材料。但本發明不限于此，在其他實施例中，柵極G也可以使用其他導電材料，其例如合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其組合。
[0039]如圖1所示，柵絕緣層GI覆蓋柵極G與基板100。柵絕緣層GI的材料可為無機材料、有機材料或上述材料的組合，其中無機材料例如氧化硅、氮化硅、氮氧化硅，但本發明不限于此。
[0040]漏極D配置在柵絕緣層GI上。漏極D的材質為金屬。但本發明不限于此，在其他實施例中，漏極D也可以使用其他導電材料，其例如合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其組合。漏極D具有面向柵絕緣層GI的底面S1、背向底面S1的頂面S2以及連接底面S1與頂面S2的至少一側面S3。
[0041]半導體層120位于柵絕緣層GI上且配置在柵極G上方。在本實施例中，半導體層120為完整且無接觸孔的圖案。在本實施例中，半導體層120的材質可為金屬氧化物半導體，例如氧化銦鎵鋅(Indium-Gallium-Zinc Oxide, IGZ0)、氧化鋅(ZnO)、氧化銦鋅(Indium-Zinc Oxide, ΙΖ0)、氧化嫁鋒(Gallium-Zinc Oxide, GZ0)、氧化鋒錫(Zinc-TinOxide, ΖΤ0)、氧化銦錫(Indium_Tin Oxide, ΙΤ0)、氧化鎳鈷(NiCo204)等，但本發明不限于此，在其他實施例中，半導體層120的材質也可為非晶硅、單晶硅、多晶硅或其他適當材料。如圖1所示，半導體層120覆蓋漏極D的頂面S2以及至少一側面S3。換言之，在本實施例中，漏極D與半導體層120之間的接觸結構為共平面(coplanar)結構，漏極D可通過此結構與半導體層120電性連接。半導體層120具有面向柵絕緣層GI的底面S1’、背向底面S1’的頂面S2’以及連接底面S1’與頂面S2’的至少一側面S3’。
[0042]源極S配置在柵絕緣層GI上。源極S的材質為金屬。但本發明不限于此，在其他實施例中，源極S也可以使用其他導電材料，其例如合金、金屬材料的氮化物、金屬材