半導體裝置的制造方法
【技術領域】
[0001 ] 本發明關于一種半導體裝置，特別是指一種高壓結柵極場效晶體管(high-voltage junct1n gate field-effect transistor, HV JFET)0
【背景技術】
[0002]高壓工藝已廣泛應用于電源管理IC(power management integrated circuits,PMIC; s)以及開關電源)(switch mode power supplies, SMPS; s)之中。舉例來說，一個具有高壓啟動電路的開關電源，可在范圍為40V至600V的高輸入電壓下運作。特別是近期，在不同類型的應用皆有對綠色能源的需求。綠色電源需要更高的轉換效率和更低的待機功耗。為了滿足這樣的要求，高壓結柵極場效晶體管(HV JFET)通常用在電路的高壓啟動部份，例如作為開關電源1C。
[0003]HV JFET通常包括深N型阱(de印NWelI，與傳統的JFET相比，具有較大深度的N型阱)或高壓N型阱(HV NWell，與傳統的JFET相比，具有較低摻雜等級(doping level)的N型阱)，深N型阱或高壓N型阱作為源極與漏極之間的通道。然而，由于高壓N型阱(HVNWell)的摻雜程度較低，使用高壓N型阱制作高壓結場效晶體管(HV JFET)的工藝變異會顯著影響HV JFET的夾止電壓(pinch-offvoltage)。例如，在講注入(well implantat1n)步驟或摻雜劑驅入(dopant drive-1n)步驟中的變異可能使HV JFET的夾止電壓偏移25%。
【發明內容】
[0004]根據本發明，提供一種半導體裝置。該半導體裝置，包括基板、第一重摻雜區、第二重摻雜區以及埋入層。基板具有第一導電型。第一重摻雜區形成在基板內且具有第一導電型。第二重摻雜區形成在基板內且具有第一導電型。埋入層形成在基板內，且與第一重摻雜區及第二重摻雜區分開。埋入層具有第二導電型，第二導電型與第一導電型不同。一部分的埋入層位于第一重摻雜區之下。半導體裝置更包括第三重摻雜區。第三重摻雜區形成在基板內，位于第一重摻雜區及第二重摻雜區之間。第三重摻雜區接觸埋入層，且具有第二導電型。
[0005]此外，根據本發明，提供一種半導體裝置。半導體裝置包括基板、阱、第一重摻雜區、第二重摻雜區及埋入層。基板具有第一導電型。阱形成在基板內且具有第二導電型，第二導電型與第一導電型不同。第一重摻雜區及第二重摻雜區形成在阱內并具有第二導電型。埋入層形成在阱內并與第一重摻雜區及第二重摻雜區分開。埋入層具有第一導電型。一部分的埋入層位于第一重摻雜區之下。半導體裝置還包括第三重摻雜區。第三重摻雜區形成在阱內以及第一重摻雜區與第二重摻雜區之間。第三重摻雜區與埋入層接觸。第三重摻雜區具有第一導電型。
[0006]根據本發明，提供一種開關電源。開關電源包括高壓啟動電路、脈沖寬度調變電路以及電容。高壓啟動電路的輸出端子、脈沖寬度調變電路的輸入端子以及電容的電極是互相耦接。高壓啟動電路具有高壓半導體裝置，高壓半導體裝置包括基板、第一重摻雜區、第二重摻雜區及埋入層。基板具有第一導電型。第一重摻雜區形成在基板內且具有第一導電型。第二重摻雜區形成在基板內且具有第一導電型。埋入層形成在基板內并與第一重摻雜區及第二重摻雜區分開。埋入層具有第二導電型，第二導電型與第一導電型不同。一部分的埋入層位于第一重摻雜區之下。高壓半導體裝置還包括第三重摻雜區。第三重摻雜區形成在基板內，且位于第一重摻雜區及第二重摻雜區之間。第三重摻雜區接觸埋入層且具有第二導電型。
[0007]本發明的特征和優點將在下面的描述中說明，部分地的特征與優點是從描述中顯而易見，或者可以透過實踐本發明而得知。這些特征和優點將可被權利要求范圍指出的元件與組合實現。
[0008]需要理解的是，以上的一般描述與以下的詳細描述皆為示范與解釋之用，并不如權利要求范圍一般限制本發明。
[0009]圖式包括在說明書中并構成說明書的一部分，圖式繪示本發明的數個實施例，并與以下描述一起用來解釋本發明的原理。
【附圖說明】
[0010]圖1A至圖1E繪示根據一示范性實施例的高壓結柵極場效晶體管(high-voltagejunct1n-gate field-effect transistor, HV JFET) 0
[0011]圖2A至圖2E繪示根據一示范性實施例的HV JEFT。
[0012]圖3A至圖3C繪示根據一示范性實施例的HV JEFT。
[0013]圖4A至圖4D繪示根據一示范性實施例的HV JEFT。
[0014]圖5A至圖5C繪示根據一示范性實施例的HV JEFT。
[0015]圖6A至圖6B繪示根據一示范性實施例的HV JEFT。
[0016]圖7繪示根據一示范性實施例的HV JEFT。
[0017]圖8繪示一示范性實施例的HV JEFT中，流經漏極與源極之間的電流，與施加在漏極與源極之間電壓的關系圖。
[0018]圖9A及圖9B繪示根據一示范性實施例的HV JEFT。
[0019]圖1OA至圖1OC繪示根據一示范性實施例的HV JEFT。
[0020]圖11繪示根據一示范性實施例的HV JEFT的示意圖,其具有多重通道。
[0021]圖12繪示根據一示范性實施例的HV JEFT的示意圖。
[0022]圖13繪示根據一示范性實施例的開關電源(switch mode power supply)的示意圖。
[0023]【符號說明】
[0024]100、200、300、400、500、600、700、900、1000、1100、1200:高壓結柵極場效晶體管
(high-voltage junct1n-gate field-effect transistor, HV JFET)
[0025]102、202:基板
[0026]104、106:重摻雜N型區域、N+區域
[0027]108,210,1002:重摻雜P型區域、P+區域
[0028]108-1、108-2:P+ 次區域
[0029]110、208、502、902:P 型埋入層
[0030]112:絕緣隔離層
[0031]204:N 型阱
[0032]206、402、602:P 型阱
[0033]302:P型頂部層
[0034]304:N 型層
[0035]402-1、402-2:次阱
[0036]702:P型外延層
[0037]704:N 型勢壘層(NBL)
[0038]902-1、902_2:次埋入層
[0039]1300:開關電源
[0040]1302:聞壓啟動電路
[0041]1304:脈沖寬度調變電路
[0042]1306:電容
[0043]A-A，、B-B，、C-C，、D_D，:線
[0044]G:柵極
[0045]PF:P型場注入層
[0046]Vin:輸入電壓
【具體實施方式】
[0047]本發明的實施例包括一個高壓結場效晶體管(high-voltage junct1n-gatefield-effect transistor, HV JFET)。
[0048]以下將參照附圖對本發明的實施例進行說明。相同或類似的部件將盡可能在附圖中使用相同的標號。
[0049]圖1A至圖1E繪示依照本發明一實施例的HV JFET 100。圖1A為HV JEFT 100的透視圖，并配合X-Y-Z坐標系統。圖1B及圖1C分別為沿著圖1A的HV JFET 100的線A-A'與B-Bi的剖面圖，線A-Ai與B-Bi是沿X軸方向延伸。圖1D及圖1E分別為沿著圖1A的HV JFET 100的線C-C'與D-D'的剖面圖，線C-C'與D-D'是沿Y軸方向延伸。
[0050]HV JFET 100包括基板102。在圖1A至圖1E的例子中，基板102為N型基板。基板102例如可為一 N型娃基板或一 N型絕緣層上覆娃(silicon-on-1nsulator, SOI)基板。半導體基板102的摻雜濃度(亦稱為