Finfet摻雜方法及其結構的制作方法
【技術領域】
[0001] 本發明總體涉及半導體領域，更具體地，涉及FINFET器件及其制造方法。
【背景技術】
[0002] 電子工業已經對能夠同時支持更大量的越來越復雜和精細的功能的更小和更快 的電子器件經歷了不斷增加的需求。因此，在半導體工業中存在制造低成本、高性能和低功 率的集成電路（1C)的持續的趨勢。通過按比例縮小半導體1C尺寸（例如，最小特征尺寸） 并從而改進生產效率和降低相關成本，目前，這些目標大部分已經實現。然而，這種縮小也 已經向半導體制造工藝引入了增加的復雜度。因此，半導體1C和器件中的持續進步的實現 需要半導體制造工藝和技術中的類似的進步。
[0003] 近來，已經努力引入多柵極器件以通過柵極溝道耦合、減小截斷電流以及減小短 溝道效應（SCE)來改進柵極控制。已經引入的一種這樣的多柵極器件是鰭式場效應晶體管 (FinFET)。FinFET的名字來自于從襯底延伸的鰭狀結構，鰭狀結構形成在襯底上并且用于 形成FET溝道。FinFET與傳統的互補金屬氧化物半導體（CMOS)工藝兼容，并且它們的三維 結構允許它們強有力地縮小，同時保持柵極控制并減輕SCE。然而，通過FinFET器件的進行 摻雜劑的離子注入（如目前的制造方法所進行的）直接促成FinFET溝道區中的缺陷的形 成和雜質的引入。這樣的溝道缺陷和雜質可以導致流過FinFET溝道的載流子的散射，從而 降低溝道迀移率并且不利地影響器件性能。通過FinFET鰭注入摻雜劑也可以產生非均勻 性摻雜分布，這可以引起FinFET器件參數的變化以及一些其他問題。因此，現有技術不是 在所有方面都完全令人滿意。
【發明內容】
[0004] 根據本發明的一個方面，提供了一種制造半導體器件的方法，包括：提供襯底，襯 底具有從襯底處延伸的鰭；在鰭上形成原位摻雜層；以及在鰭上形成原位摻雜層之后，在 原位摻雜層上形成未摻雜層。
[0005] 優選地，在鰭上形成原位摻雜層還包括在鰭上外延生長原位摻雜的阱區。
[0006] 優選地，在原位摻雜層上形成未摻雜層還包括在原位摻雜層上外延生長未摻雜的 溝道區。
[0007] 優選地，原位摻雜層的厚度介于約10nm和40nm之間。
[0008] 優選地，未摻雜層的厚度介于約10nm和40nm之間。
[0009] 優選地，未摻雜層的摻雜劑濃度小于約1X1017cm3。
[0010] 優選地，該方法還包括：形成鄰近于未摻雜的溝道區并且位于未摻雜溝道區的兩 側上的源極區和漏極區。
[0011] 優選地，該方法還包括：在鰭上形成原位摻雜層之前，在襯底上方沉積介電層；以 及實施第一介電質圖案化步驟以暴露從襯底延伸的第一鰭；其中，在鰭上形成原位摻雜層 還包括：在暴露的第一鰭上形成原位摻雜層；以及在原位摻雜層上形成未摻雜層還包括： 在暴露的第一鰭上形成的原位摻雜層上形成未摻雜層。
[0012] 優選地，該方法還包括：實施第二介電質圖案化步驟以暴露從襯底處延伸的第二 鰭；其中，在鰭上形成原位摻雜層還包括：在暴露的第二鰭上形成原位摻雜層；以及在原位 摻雜層上形成未摻雜層還包括：在暴露的第二鰭上形成的原位摻雜層上形成未摻雜層。
[0013] 優選地，原位摻雜層包括N型阱區和P型阱區中的一個。
[0014] 根據本發明的另一方面，提供了一種方法，包括：提供襯底，襯底包括從襯底處延 伸的多個鰭；形成使多個鰭中的每個鰭彼此隔離的隔離區；在多個鰭的第一組鰭上形成原 位摻雜的N阱區；以及在第一組鰭上形成原位摻雜的N阱區之后，在原位摻雜的N阱區上形 成未摻雜溝道區。
[0015] 優選地，該方法還包括：在多個鰭的第二組鰭上形成原位摻雜的P阱區；以及在第 二組鰭上形成原位摻雜P阱區之后，在原位摻雜的P阱區上形成未摻雜溝道區。
[0016] 優選地，原位摻雜的N阱區包括選自由砷、磷和銻組成的組中的至少一種摻雜劑。
[0017] 優選地，原位摻雜的P阱區包括選自由硼、鋁、鎵和銦組成的組中的至少一種摻雜 劑。
[0018] 優選地，該方法還包括：在多個鰭的第一組鰭上形成原位摻雜的N阱區之前，在襯 底上方沉積介電層；以及實施介電質圖案化步驟以暴露多個鰭的第一組鰭。
[0019] 優選地，該方法還包括：在多個鰭的第二組鰭上形成原位摻雜的P阱區之前，在襯 底上方沉積介電層；以及實施介電質圖案化步驟以暴露多個鰭的第二組鰭。
[0020] 優選地，未摻雜溝道區的摻雜劑濃度小于約1X1017cm3。
[0021] 根據本發明的又一方面，提供了一種半導體器件，包括：襯底，襯底具有鰭；原位 摻雜層，形成在鰭上方；未摻雜層，形成在原位摻雜層上方；以及柵疊件，形成在未摻雜層 上方；其中，原位摻雜層包括阱區；以及未摻雜層包括溝道區。
[0022] 優選地，原位摻雜層和未摻雜層的厚度均介于約10nm和40nm之間。
[0023] 優選地，該半導體器件還包括：源極區，鄰近于溝道區并且位于溝道區的第一側 上；以及漏極區，鄰近于溝道區并且位于溝道區的第二側上。
【附圖說明】
[0024] 當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各方面。應該注意， 根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺 寸可以任意地增大或減小。
[0025] 圖1是根據本發明的一個或多個方面制造FinFET器件或其部分的方法的流程 圖；
[0026] 圖2至圖7示出了根據圖1的方法的一個或多個方面的具有制造的鰭的器件200 的實施例的等距視圖；以及
[0027] 圖8示出了器件200的實施例的透視圖。
【具體實施方式】
[0028] 以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。 下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本 發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二 部件以直接接觸的方式形成的實施例，并且也可以包括在第一部件和第二部件之間可以形 成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在 各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指 示所討論的各個實施例和/或配置之間的關系。
[0029] 而且，為了便于描述，本文中可以使用諸如"在…下方"、"在…下面"、"下部"、 "在…之上"、"上部"等空間相對術語以描述如圖所示的一個元件或部件與另一個（或另一 些）元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操 作中的不同方位。裝置可以以其他方式定向（旋轉90度或在其他方位上），并且本文中使 用的空間相對描述符可以同樣地作出相應的解釋。
[0030] 也應該注意，本發明以本文中稱為FinFET器件的多柵極晶體管或鰭型多柵極晶 體管的形式呈現了實施例。這樣的器件可以包括P型金屬氧化物半導體FinFET器件或N 型金屬氧化物半導體FinFET器件。FinFET器件可以是雙柵極器件、三柵極器件、塊狀器件、 絕緣體上硅（SOI)器件和/或其他結構。本領域的一般技術人員將認識到可以得益于本發 明的各方面的半導體器件的其他實例。例如，本文中描述的一些實施例也可以應用于全環 柵（GAA)器件、Omega-柵極（Ω柵極）器件或Pi-柵極（Π柵極）器件。
[0031] 圖1示出了半導體制造的方法100,該方法包括制造設置在襯底上且不含摻雜 劑的溝道的鰭。如本文中使用的，術語"不含摻雜劑"材料用于描述具有從約0cm3到約 lX1017cm3的非本征摻雜劑濃度的材料（例如，半導體材料）。如下所討論的，器件溝道中 的摻雜劑的存在可以導致載流子在有源器件溝道中散射，這可以顯著降低器件性能。如下 所述，具有基本上不含摻雜劑且外延生長的未摻雜的溝道區的器件（諸如，FinFET器件）可 以顯著改進器件性能（例如，增大器件的導通電流）。如本文中使用的，"摻雜劑"或"非本 征摻雜劑"用于描述可以為了改變半導體的電性質而引入半導體晶格的雜質（例如，B、P、 As等）。例如，N型雜質可以引入半導體以形成N型材料，而P型雜質可以引入半導體以形 成P型材料。應該理解，方法100包括具有互補金屬氧化物半導體（CMOS)技術工藝流程的 特征的步驟，因此本文中僅簡要描述。在方法之前、之后和/或期間可以實施額外的步驟。
[0032] 圖2至圖7和圖8分別是根據圖1的方法100的各個階段的半導體器件200的實 施例的等距視圖和透視圖。應該理解，半導體器件200的各部分可以通過互補金屬氧化物 半導體（CM