3dic互連器件及其形成方法
【專利說明】3D1C互連器件及其形成方法
[0001] 相關申請的交叉參考
[0002] 本申請要求于2014年5月30日提交的名稱為"Multi-WaferStackingby Oxide-OxideBonding"的第62/005, 763號美國臨時專利申請的優先權，其全部內容結合于 此作為參考。
技術領域
[0003] 本發明一般地涉及半導體技術領域，更具體地，涉及半導體器件及其形成方法。
【背景技術】
[0004] 由于多種電子組件（諸如，晶體管、二極管、電阻器、電容器等）的集成密度的不斷 提高，半導體工業已經經歷了快速的增長。就絕大部分而言，集成密度的提高來自于最小部 件尺寸的不斷減小（諸如，縮小半導體工藝節點至亞20nm節點），這使得更多的組件被集成 到給定的區域中。近來，隨著對于小型化、高速度、大帶寬、低功耗和低延時的需求的增長， 對于半導體管芯的更小以及更具創造性的封裝技術的需求也相應的增長。
[0005] 隨著半導體技術的進一步推進，已經出現了諸如3D集成電路（3DIC)的堆疊半導 體器件作為進一步減小半導體器件的物理尺寸的有效替代物。在堆疊半導體器件中，在不 同的半導體晶圓上制造諸如邏輯、存儲、處理器電路等的有源電路。兩個或更多的半導體晶 圓堆疊在彼此的頂部上，以進一步減小半導體器件的物理尺寸。
[0006] 通過合適的接合技術將兩個半導體晶圓接合在一起。通常使用的接合技術包括直 接接合、化學活化接合、等離子活化接合、陽極接合、共晶接合、玻璃介質接合、附著接合、熱 壓縮接合、反應接合等。在堆疊半導體晶圓之間提供電連接。堆疊半導體器件可提供具有 更小物理尺寸的更高的密度，并且具有增強的性能以及更低的功耗。
【發明內容】
[0007] 為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種半導體器 件，包括：第一工件，包括：第一襯底；和第一金屬化層，形成在所述第一襯底的正面上，所 述第一金屬化層具有第一互連件；第二工件，與所述第一工件接合，所述第二工件包括：第 二襯底；和第二金屬化層，形成在所述第二襯底的正面上，所述第二金屬化層具有第二互連 件，其中，所述第二襯底的正面面對所述第一襯底的正面；第一再分布層（RDL)，形成在所 述第二襯底的背面上，所述第二襯底的背面與所述第二襯底的正面相對；第一導電塞，從所 述第二襯底的背面延伸至所述第一互連件，所述第一導電塞延伸穿過所述第二互連件；第 三工件，與所述第二工件接合，所述第三工件包括：第三襯底；和第三金屬化層，形成在所 述第三襯底的正面上，所述第三金屬化層具有第三互連件，其中，所述第三襯底的正面面對 所述第二襯底的背面；以及第二導電塞，從所述第三襯底的背面延伸至所述第一RDL，所述 第二導電塞延伸穿過所述第三互連件，所述第三襯底的背面與所述第三襯底的正面相對。
[0008] 該半導體器件還包括：第二RDL，形成在所述第三襯底的背面上，所述第二RDL與 所述第二導電塞電接觸。
[0009] 在該半導體器件中，所述第一導電塞與所述第一RDL、所述第一互連件和所述第二 互連件電接觸。
[0010] 在該半導體器件中，所述第二導電塞與所述第一RDL和所述第三互連件電接觸。
[0011] 在該半導體器件中，所述第一導電塞具有從所述第二襯底的正面延伸至所述第二 互連件的第一寬度，并且所述第一導電塞具有從所述第二互連件延伸至所述第一互連件的 第二寬度，所述第二寬度小于所述第一寬度。
[0012] 該半導體器件還包括：第三導電塞，所述第三導電塞從所述第二襯底的所述背面 延伸至所述第二金屬化層的第四互連件，所述第三導電塞與所述第一RDL和所述第四互連 件電接觸。
[0013] 在該半導體器件中，所述第三導電塞具有從所述第二襯底的背面延伸至所述第二 襯底的正面的第一寬度，并且所述第三導電塞具有從所述第二襯底的正面延伸至所述第二 金屬化層中的所述第四互連件的第二寬度，所述第二寬度小于所述第一寬度。
[0014] 根據本發明的另一方面，提供了一種半導體器件，包括：第一工件，包括：第一襯 底；多個第一介電層，形成在所述第一襯底的正面上；和第一互連件，形成在所述多個第一 介電層內；第二工件，堆疊在所述第一工件的頂部上，所述第二工件包括：第二襯底；多個 第二介電層，形成在所述第二襯底的正面上，其中，所述第一襯底的正面面對所述第二襯底 的正面；和第二互連件，形成在所述多個第二介電層內；第一再分布層（RDL)，形成在所述 第二襯底的背面上，所述第二襯底的背面與所述第二襯底的正面相對；第一導電塞，從所述 第二襯底的背面延伸至所述第一互連件，所述第一導電塞電互連所述第一RDL、所述第一互 連件和所述第二互連件；第三工件，堆疊在所述第二工件的頂部上，所述第三工件包括：第 三襯底；多個第三介電層，形成在所述第三襯底的正面上；和第三互連件，形成在所述多個 第三介電層內，其中，所述第三襯底的正面面對所述第二襯底的背面；以及第二導電塞，從 所述第三襯底的背面延伸至所述第一RDL，所述第二導電塞電互連所述第一RDL和所述第 三互連件，所述第三襯底的背面與所述第三襯底的正面相對。
[0015] 該半導體器件還包括：第二RDL，形成在所述第三襯底的背面上，其中，所述第二 導電塞電夾置在所述第二RDL和所述第三互連件之間。
[0016] 在該半導體器件中，所述第一RDL與所述第二RDL電互連。
[0017] 在該半導體器件中，所述第一導電塞橫向偏離第二導電塞。
[0018] 在該半導體器件中，所述第一導電塞具有延伸穿過所述多個第二介電層中的第一 介電層的第一寬度，并且所述第一導電塞具有延伸穿過所述第二互連件的第二寬度，所述 多個第二介電層中的第一介電層是最靠近所述第二襯底的介電層，所述第二寬度小于所述 第一寬度。
[0019] 該半導體器件還包括：第三導電塞，從所述第一RDL延伸至所述第二介電層內的 第四互連件，所述第三導電塞提供所述第一RDL和所述第四互連件之間的電接觸件。
[0020] 在該半導體器件中，所述第三導電塞具有延伸穿過所述第二襯底的第一寬度，并 且所述第三導電塞具有延伸穿過所述多個第二介電層中的第一介電層的第二寬度，所述多 個第二介電層中的第一介電層是最靠近所述第二襯底的介電層，所述第二寬度小于所述第 一寬度。
[0021] 根據本發明的又一方面，提供了一種形成半導體器件的方法，所述方法包括：提供 第一工件，所述第一工件在所述第一工件的第一側上具有形成在一個或多個第一介電層內 的第一互連件；提供第二工件，所述第二工件在所述第二工件的第一側上具有形成在一個 或多個第二介電層內的第二互連件；將所述第一工件接合至所述第二工件，使得所述第一 工件的第一側面對所述第二工件的第一側；從所述第二工件的第二側形成第一開口，所述 第二工件的第二側與所述第二工件的第一側相對，其中，所述第一開口從所述第二工件的 第二側延伸至所述第一互連件，所述第一開口延伸穿過所述第二互連件；用導電材料填充 所述第一開口；在所述第二工件的第二側上形成第一再分布層（RDL);提供第三工件，所述 第三工件在所述第三工件的第一側上具有形成在一個或多個第三介電層內的第三互連件； 將所述第三工件接合至所述第二工件，使得所述第三工件的第一側面對所述第二工件的第 二側；從所述第三工件的第二側形成第二開口，所述第三工件的第二側與所述第三工件的 第一側相對，其中，所述第二開口從所述第三工件的第二側延伸至所述第一RDL，所述第二 開口延伸穿過所述第三互連件；以及用所述導電材料填充所述第二開口。
[0022] 在該方法中，將所述第一工件接合至所述第二工件包括電介質與電介質接合。
[0023] 在該方法中，將所述第三工件接合至所述第二工件包括電介質與電介質接合。
[0024] 在該方法中，形成所述第一開口還包括使用所述第二互連件作為硬掩模。
[0025] 在該方法中，形成所述第二開口還包括使用所述第三互連件作為硬掩模。
[0026] 該方法還包括：從所述第二工件的第二側形成第三開口，其中，所述第三開口從所 述第二工件的第二側延伸至形成在所述一個或多個第二介電層內的第四互連件；以及用所 述導電材料填充所述第三開口。
【附圖說明】
[0027] 當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明。應該強調 的是，根據工業中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種 部件的尺寸可以被任意增加或減少。
[0028] 圖1至圖6是根據一些實施例的在制造多個接合的工件之間的互連結構期間的多 個處理步驟的截面圖。
[0029] 圖7示出了根據一些實施例的互連件的示例性的頂視圖。
[0030] 圖8是示出了根據一些實施例的在多個接合的工件之間形成互連結構的方法的 流程圖。
【具體實施方式】
[0031] 以下公開內容提供了許多不同實施例或實例，用于實現所提供主題的不同特征。 以下將描述組件和布置