集成電容的制作方法
【專利說明】
【技術領域】
[0001]本發明通常涉及集成電路領域。更特別地，本發明關于集成電容。
【【背景技術】】
[0002]被動部件(例如，電容)廣泛地用于設計用于射頻(RF)和混合信號應用的集成電路(1C)，例如旁路、級間(inter-stage)耦合以及在諧振電路和濾波器中。最廣泛使用的電容的一種是金屬-氧化物-金屬(Metal-Oxide-Metal，MOM)電容。
[0003]圖1圖示典型的Μ0Μ電容。如圖1所示，Μ0Μ電容10包含形成于多個金屬層中的互相交叉的多指12和14。互相交叉的多指可選地在由層間金屬電介質(未明確顯示)分隔的垂直后段制程(back-end-of-line，BEOL)堆疊中由通孔16和18連接。Μ0Μ電容的制造過程可以與連接過程整合。因此，不要求額外的光掩膜。例如，1C上的通常與銅多層連接金屬化一起使用的雙鑲嵌(dual-damascene)技術，可用于組成用銅填充的通孔和溝槽的堆疊。兩個或者更多這樣的銅填充的通孔或溝槽，由氧化物電介質隔開，形成Μ0Μ電容。整個Μ0Μ電容10 —般制造于在BE0L鑲嵌的銅層中，例如，Ml_Mn(n可一般在5_10之間變動)，一般制造于極低介電的介電層。
[0004]由于裝置變得更小且電路密度增加，期望電容保持其電容水平而占據電路上更小的空間。此領域中存在強烈的需求以提供改進的集成Μ0Μ電容裝置而不增加任何額外的光掩模。
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【發明內容】
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[0005]有鑒于此，本發明特提供以下技術方案:
[0006]本發明提供一種集成電容，包含:半導體襯底，包含溝槽隔離區域；第一層間電介質層，覆蓋溝槽隔離區域；第一電極板，包含第一層間電介質層中的至少第一接觸層，其中接觸層直接位于溝槽隔離區域上；第二電極板，位于第一層間電介質層；以及電容電介質結構，位于第一電極板與第二電極板之間。
[0007]本發明還提供一種集成電容，包含:半導體襯底，包含溝槽隔離區域；層間電介質層，覆蓋溝槽隔離區域；第一電極板，包含層間電介質層中的至少接觸層；第二電極板，位于層間電介質層；以及電容電介質結構，位于第一電極板與第二電極板之間。
[0008]通過上述方案，可以在保持電容水平的基礎上有效地減少占用芯片空間，且可以不需要額外的光掩膜。
【【附圖說明】】
[0009]包含附圖以提供本發明的進一步的理解，且并入以及組成本說明書的部分。附圖圖示本發明的實施例，且和描述一起，用于解釋本發明的原理。其中:
[0010]圖1圖示典型的Μ0Μ電容；
[0011]圖2是顯示根據本發明的一個實施例的用于制造Μ0Μ的示范性方法的示意剖面圖；
[0012]圖3是顯示根據本發明的一個實施例的用于制造MOM的示范性方法的示意剖面圖；
[0013]圖4是顯示根據本發明的一個實施例的用于制造Μ0Μ的示范性方法的示意剖面圖；
[0014]圖5是顯示使用基于光刻規則的高介電/后柵極過程制造的示范性Μ0Μ電容的示意布局圖；
[0015]圖6是沿著圖5中的線1-1’的局部剖面圖；
[0016]圖7是顯示根據不同實施例的Μ0Μ電容的示意剖面圖；
[0017]圖8是顯示根據不同實施例的Μ0Μ電容的示意剖面圖；
[0018]圖9是顯示根據不同實施例的Μ0Μ電容的示意剖面圖；以及
[0019]圖10是顯示根據不同實施例的Μ0Μ電容的示意剖面圖。
[0020]應該注意到，所有附圖都是示意圖。為了清除和便利起見，附圖的部分的相對尺寸和比例為擴大的或減小的尺寸。相同參考標號通常用于在修改的和不同的實施例中指代對應或類似特征。
【【具體實施方式】】
[0021]現在將參考附圖來描述本發明的一個或多個實施，其中全文相同參考標號用于指的是相同元件，且其中圖示的結構不一定按比例繪制。如本文所使用的術語“水平”定義為不考慮其方位平行于現有的主平面或半導體芯片或裸芯片基板的表面的平面。術語“垂直”指的是垂直于以上定義的水平的方向。術語，例如，“上”、“在上面”、“在下面”、“底部”、“頂部”、“側”(如在“側壁”中)、“更高”、“更低”、“越過”、以及“低于”，相對于水平平面定義。
[0022]現在將用附圖來解釋本發明的優選實施例。遍及說明書和附圖，符號“Μη”指的是制造于集成電路芯片的銅金屬層的最高層，“Μη-1”指的是低于最高銅金屬層一層的銅金屬層，其中，優選地，η在5和10之間變動，但并不限制于此。符號“V”指的是導電金屬層的兩個相鄰層之間的插塞。例如，V5指的是互連Μ5到Μ6的插塞，以及V0指的是互連接觸層到Ml的插塞。
[0023]術語“前段制程(front-end of line)金屬互連”或“FE0L金屬互連”指的是包含在高介電/后柵極(high-K/gate last)過程中形成的接觸層的金屬互連層，其中接觸層互連晶體管裝置的端(例如，源極、漏極或柵極)。術語“后段制程金屬互連”或“BE0L金屬互連”指的是在高介電/后柵極過程后形成的金屬互連層，更具體地，在接觸層形成后。高介電/后柵極過程在本領域中是已知的。術語“后柵極”(也稱為“替換金屬柵極”或“RMG”)指的是金屬電極在流程的高溫激活退火后沉積。
[0024]圖2-4是顯示根據本發明的一個實施例的用于制造Μ0Μ電容的示范性方法的示意剖面示意圖。Μ0Μ電容的制造方法可集成和兼容當前高介電/后柵極工藝或高介電/后柵極應變增強的過程。首先，如圖2所示，提供半導體襯底10(例如，硅基板)。金屬柵極晶體管結構20在CMOS區域101中氧化物定義(OxideDefine，0D)區域12上形成。0D區域12由淺溝槽隔離(Shallow Trench Isolat1n, STI)區域14圍繞或至少相鄰。至少一個金屬柵極結構304設置于STI區域14上的電容形成區域102中。金屬柵極晶體管結構20和金屬柵極結構304通過使用相同的工藝流程來制造。每個金屬柵極晶體管結構20可包含金屬柵極層204、位于金屬柵極層204下面的柵極介電層202、側壁隔離物206、半導體襯底中源/漏極摻雜區域103以及應力(stressor)層104(例如，在源/漏極摻雜區域103外延生長的SiGe或SiC)。柵極介電層302設置于金屬柵極結構304和STI區域14之間。金屬柵極層204可包含具有不同功函數的金屬。根據實施例，柵極介電層202和302由相同的高介電材料組成，高介電材料包含但不限于Hf02、HfZr02、HfSi04、Zr02、ZrSi02、Ti02、Ta203。可選地，介面層(未示出)，例如，S1N或Si02，可以在柵極介電層202和302的形成之前形成。側壁隔離物206可包含氮化硅或氧氮化硅。
[0025]如前所述，金屬柵極晶體管結構20可以通過使用高介電/后柵極應變增強的過程來制造。然后，接觸蝕刻停止層(Contact Etch Stop Layer，CESL)膜106以覆蓋方式沉積以覆蓋CMOS區域101中的金屬柵極層204、側壁隔離物206以及應力層104的表面，并覆蓋電容形成區域102中的金屬柵極結構304和側壁隔離物306的表面。層間電介質(Inter-Layer dielectric，ILD)層110然后沉積于CESL膜106上。拋光過程，例如，化學機械拋光過程(Chemical Mechanical polishing，CMP)實施以從金屬柵極層204的頂面和金屬柵極結構304的頂面移除CESL膜106。此時，形成平面表面。ILD層110的拋光的頂面與金屬柵極層204的頂面和金屬柵極結構304的頂面齊平。側壁隔離物206和306由相同材料制成。
[0026]然后，蝕刻停止層112沉積于平面表面上覆蓋ILD層110、金屬柵極層204和金屬柵極結構304。執行光刻(lithographic)過程、蝕刻過程和接觸形成過程以在