接觸結構及形成方法以及應用其的回路的制作方法
【技術領域】
[0001]本發明是有關于一種高密度元件。特別是，本發明的實施例是提供用于形成接觸結構的方法，其導體是連接于例如是存儲器元件的三維高密度半導體元件中的有源層。
【背景技術】
[0002]三維半導體元件的特色是具有多個層，以形成交替的有源層與絕緣層的疊層。在存儲器元件中，各個層可包括存儲單元的平面陣列。對于某些三維疊層的存儲器元件而言，有源層可包括有源串行，有源串行的材料是由用于疊層于隔開的脊狀結構的存儲單元中的位線或字線所構成。有源層可由摻雜的(P型或η型)或未摻的半導體材料所組成。在此類三維存儲器中，存儲單元可配置于疊層的位線或字線以及交叉的字線或位線的交叉點上，以形成一三維存儲器陣列。
[0003]連接層間導體至疊層中的有源層的其中一種方法可參照揭露于美國專利號8，383，512的多重光刻蝕工藝(multiple lithographic-etch process),其發明名稱為「用于制造多層連接結構的方法(Method for Making Multilayer Connect1n Structure) J,其揭露內容是作為本發明的參考。連接層間導體至疊層中的有源層的另一種方法可稱為修整刻蝕工藝(trim-etch process)，揭露于美國申請號13/735,922，申請日期為2013年I月7日，其發明名稱為「用于疊層結構的導電層的中間連接件的形成方法(Method forForming Interlayer Conductors to a Stack of Conductor Layers)」，其揭露內容是作為本發明的參考。
【發明內容】
[0004]可依據下列所述來進行一種在一層疊層中形成通孔的方法。通過形成第一次疊層、第二次疊層、第一緩沖層、與第二緩沖層來形成交替的有源層與絕緣層的一疊層。第一次疊層包括通過絕緣層分開的N個有源層。第二次疊層于第一次疊層之上，且第二次疊層包括通過絕緣層分開的M個有源層。第一緩沖層是形成于第一次疊層與第二次疊層之間，且第二緩沖層是形成于第一次疊層之下。第一次疊層的一上層是通過第一刻蝕工藝與第二刻蝕工藝通過一組通孔來暴露出。使用第一刻蝕工藝來進行刻蝕，以形成通過第二次疊層并停止于第一緩沖層或停止于第一緩沖層之中的一第一組刻蝕通孔。使用第二刻蝕工藝來進行刻蝕，通過第一緩沖層至第一次疊層的上層。通過第三刻蝕工藝與第四刻蝕工藝以刻蝕通過第一次疊層。使用第三刻蝕工藝來進行刻蝕，通過第一組刻蝕通孔來通過第一次疊層并停止于第二緩沖層或停止于第二緩沖層之中。且接著使用第四刻蝕工藝來進行刻蝕，通過第二緩沖層。
[0005]用于形成通孔的方法可包括下列所述的一個或多個步驟。可通過刻蝕通過通孔以形成著陸區的階梯式結構，著陸區位于第一次疊層與第二次疊層的有源層之上，且可形成延伸至著陸區的層間導體。用以形成階梯式結構的刻蝕可包括使用單一刻蝕二工藝，以形成著陸區于一 N層的整數倍上，該N層的整數倍是至少為2。在使用對于第一緩沖層與第二次疊層的各自的第二刻蝕工藝與第一刻蝕工藝之下，第一緩沖層的刻蝕時間大于第二次疊層的一絕緣層的刻蝕時間。第一緩沖層的可能的情況為(I)第一緩沖層可由與第一次疊層的絕緣層相同的材料所組成，但是第一緩沖層的厚度不同于第一次疊層的一絕緣層的厚度的情況，或者(2)第一緩沖層的材料組成可能不同于第一次疊層的絕緣層的情況，或者是
(3)兼具有(I)與(2)兩者的情況。第一緩沖層的厚度可至少大于第一次疊層中的一有源層的厚度的1.5倍。第一次疊層可以一第一空間周期(spatial per1d)NI為特色,且第二次疊層可以一第二空間周期N2為特色，其中NI等于N2。刻蝕掩模可以形成于第二次疊層之上，刻蝕掩模具有刻蝕掩模開孔，且暴露出上層的步驟可通過刻蝕掩模開孔來進行。可進行第一次疊層與第二次疊層的形成步驟，使得各個第一次疊層與第二次疊層的上層的厚度大于對應的次疊層的有源層與絕緣層中的至少其一。
[0006]—種階梯式接觸結構包括具有多個非簡單空間周期(non-simple spatialper1d)的交替的有源層與絕緣層的疊層、位于有源層上的著陸區的階梯式結構、及延伸至著陸區且通過絕緣材料彼此分開的層間導體。交替的有源層與絕緣層的疊層包括第一次疊層與第二次疊層、及介于第一次疊層與第二次疊層之間的第一緩沖層。第一次疊層具有通過絕緣層分開的N個有源層，N個有源層包括一上邊界有源層。第二次疊層位于第一次疊層之上，第二次疊層具有通過絕緣層分開的M個有源層，M個有源層包括一上邊界有源層。在所進行的刻蝕工藝之下，第一緩沖層的刻蝕時間大于第二次疊層的一絕緣層的刻蝕時間。
[0007]階梯式接觸結構可包括一個或多個下述情形。第一緩沖層的可能情況為(I)第一緩沖層可由與第一次疊層的一絕緣層相同的材料所組成，但是第一緩沖層的厚度不同于第一次疊層的一絕緣層的厚度的情況，或者(2)第一緩沖層的材料組成可能不同于第一次疊層的一絕緣層的情況，或者是(3)兼具有(I)與(2)兩者的情況。疊層可包括第三次疊層及介于第二次疊層與第三次疊層之間的第二緩沖層。在所進行的刻蝕工藝之下，第二緩沖層的刻蝕時間可大于第三次疊層的一絕緣層的刻蝕時間。各個第一次疊層與第二次疊層的上邊界層可能比對應的次疊層的有源層與絕緣層中的至少其一更厚。
[0008]第一個范例的回路包括一基板以及位于基板上的具有晶體管的與非門連接的串行。具有晶體管的與非門連接的串行包括一第一多個非易失性存儲單元與一第二多個非易失性存儲單元。第一多個非易失性存儲單元具有一第一柵極長度。第二多個非易失性存儲單元具有一第二柵極長度，第二柵極長度大于第一柵極長度。通過與非門連接的串行的電性通道具有一垂直于基板的方向。在一些范例中，第一個范例的電路可包括一個或多個的下述情形。
[0009]第一個范例的回路可包括一個或多個的下述情形。電路可控制與非門連接的串行，電路供應不同的通路電壓至多個非易失性存儲單元與多個晶體管。電路可包括以電路控制與非門連接的串行，其中第一柵極長度是小于0.1微米，且第二柵極長度大于0.1微米。與非門連接的串行可包括一接地選擇線晶體管(GSL transistor)及一串行選擇線晶體管(SSL transistor)。
[0010]第二個范例的電路可包括一基板、位于基板上的多個半導體條的多個疊層、及多個字線。在多個疊層中的多個半導體條包括至少一第一半導體條及一第二半導體條，第一半導體條具有一第一高度，第二半導體條具有一第二高度，第一高度不同于第二高度。多個字線是正交地配置于多個疊層之上，且多個字線具有共形于多個疊層的表面，使得存儲器元件的一三維陣列是建立于多個疊層的表面與多個字線之間的交叉點，且使得晶體管的與非門連接的串行是沿著在多個疊層中的半導體條所形成。晶體管的與非門連接的串行包括非易失性存儲單元的一第一與非門連接的串行及非易失性存儲單元的一第二與非門連接的串行。第一與非門連接的串行具有第一高度。第二與非門連接的串行具有第二高度。
[0011]第二個范例的回路可包括一個或多個的下述情況。不同的第一高度與第二高度對于具有第一高度的第一半導體條中與非門連接的串行可造成一第一組電特性，且對于具有第二高度的第二半導體條中與非門連接的串行可造成一第二組電特性，第一組電特性是不同于第二組電特性。電路可包括第一感測放大器與第二感測放大器，并且電路根據第一組電特性來控制第一感測放大器，以進行電性量測，且電路根據第二組電特性來控制第二感測放大器，以進行電性量測。電路亦可在晶體管的與非門連接的串行上進行存儲器的操作，以儲存第一數據于第一與非門連接的串行上，并使用第二與非門連接的串行，以校正第一數據中的至少一個錯誤。
[0012]以下將參照詳細描述的實施方式、所附圖式及后附的權利要求范圍來對于本發明的其他方面與優點進行描述。
【附圖說明】
[0013]圖1繪示一種包括層間導體的半導體襯墊的半導體元件的透視圖。
[0014]圖2A、圖2B、圖2C、圖2D、圖2E與圖2F繪示用于當疊層具有簡單周期時的多重光刻蝕工藝的范例來進行工藝步驟的簡化視圖。
[0015]圖3A、圖3B、圖3C、圖3D與圖3E繪示當疊層具有非簡單周期時在工藝期間產生刻蝕深度的問題的多重光刻蝕工藝的范例的簡化視圖。
[0016]圖4A、圖4B、圖4C、圖4D、圖4E、圖4F與圖4G繪示用于當疊層具有簡單周期時的修整刻蝕工藝的范例來進行工藝步驟的簡化視圖。
[0017]圖5A、圖5B、圖5C與圖f5D繪示當疊層具有非簡單周期時在工藝期間產生刻蝕深度的問題的修整刻蝕工藝的范例的簡化視圖。
[0018]圖6繪示包括不具有簡單周期的交替的有源層與絕緣層的疊層的接觸結構的范例的示意圖。
[0019]圖7至圖25繪示使用多重光刻蝕工藝來形成圖6的接觸結構的范例的示意圖。
[0020]圖7繪示有源層與絕緣層的一疊層的示意圖。
[0021]圖8繪示將圖7的結構加上一第一刻蝕掩模的示意圖。
[0022]圖9繪示對圖8的結構進行刻蝕之后的示意圖。
[0023]圖10繪示將圖9的結構的第一刻蝕掩模移除之后的示意圖。
[0024]圖11繪示將圖10的結構加上一第二刻蝕掩模的示意圖。
[0025]圖12繪示對圖11的結構進行刻蝕之后的示意圖。
[0026]圖13繪示將圖12的結構的第二刻蝕掩模移除之后的示意圖。
[0027]圖14繪示將圖13的結構加上一第三刻蝕掩模的示意圖。
[0028]圖15繪示對圖14的結構進行刻蝕之后的示意圖。
[0029]圖16繪示將圖15的結構的第三刻蝕掩模移除之后的示意圖。
[0030]圖17繪示將圖16的結構加上一第四刻蝕掩模的示意圖。
[0031]圖18繪示對圖17的結構進行刻蝕之后的示意圖。
[0032]圖19繪示將圖18的結構的第四刻蝕掩模移除之后的示意圖。
[0033]圖20繪示將圖19的結構加上一第五刻蝕掩模的示意圖。
[0034]圖21繪示對圖20的結構進行刻蝕之后的示意圖。
[0035]圖22繪示將圖21的結構的第五刻蝕掩模移除之后并顯示出形成于疊層中的通孔的示意圖。
[0036]圖23繪示將圖22的結構進行絕緣層的沉積之后的示意圖。
[0037]圖24繪示將圖23的結構的部分的絕緣層移除之后留下側壁絕緣體于通孔之中的示意圖。
[0038]圖25繪示將圖24的結構加上內連導體以形成圖6的接觸結構的示意圖。
[0039]圖26至圖43繪示使用修整刻蝕工藝來形成接觸結構的范例的示意圖。
[0040]圖26繪示具有一第一刻蝕掩模的交替的有源層與絕緣層的疊層的示意圖。
[0041]圖27繪示對圖26的結構進行刻蝕之后的示意圖。
[0042]圖28繪示將圖27的結構的第一刻蝕掩模替換為第二刻蝕掩模的示意圖。
[0043]圖29繪示對圖28的結構進行刻蝕之后的示意圖。
[0044]圖30繪示將圖29的結構的第二刻蝕掩模移除之后的示意圖。
[0045]圖31繪示將圖30的結構加上第三刻蝕掩模的示意圖。
[0046]圖32繪示對圖31的結構進行刻蝕之后的示意圖。
[0047]圖33繪示對圖32的結構的第三刻蝕掩模進行第一修整之后的示意圖。
[0048]圖34繪示對圖33的結構進行刻蝕之后的示意圖。
[0049]圖35繪示對圖34的結構的第三刻蝕掩模進行第二修整之后的示意圖。
[0050]圖36繪示對圖35的結構進行刻蝕之后的示意