導電氧化物隨機存取存儲器(coram)單元及其制造方法
【技術領域】
[0001]本發明的實施例屬于存儲設備領域，更具體而言，屬于導電氧化物隨機存取存儲器(C0RAM)單元以及制造C0RAM單元的方法的領域。
【背景技術】
[0002]在過去的幾十年里，對集成電路中的特征的縮放已經成為日益增長的半導體產業背后的驅動力。縮放至越來越小的特征實現了半導體芯片的有限區域(real estate)上增大密度的功能單元。例如，縮小的晶體管尺寸允許在芯片上含有增加數量的存儲設備，導致了具有增大容量的產品的制造。然而，對日益增大的容量的推動并不是沒有問題的。對每個設備的性能進行優化的必要性變得日益顯著。
[0003]嵌入式SRAM和嵌入式DRAM在非易失性以及軟錯誤率方面有問題，而嵌入式FLASH存儲器在制造期間需要額外的掩膜層或者處理步驟、需要用于編程的高電壓、并且在耐久性和可靠性方面有問題。基于電阻變化的非易失性存儲器(被稱為RRAM/ReRAM)通常在大于IV的電壓下工作，通常需要高電壓(>1V)形成步驟來形成細絲。對于低電壓非易失性嵌入式應用，可以期望低于IV并且與CMOS邏輯處理兼容的工作電壓。
[0004]因此，在非易失性存儲設備的制造以及操作領域中依然需要顯著的改進。
【附圖說明】
[0005]圖1例示了根據本發明的實施例的金屬-導電氧化物-金屬(MC0M)存儲元件。
[0006]圖2例示了根據本發明的實施例的表示圖1中的存儲元件的狀態(“0”和“1”)變化的操作示意圖。
[0007]圖3例示了根據本發明的實施例的具有MC0M元件的器件的操作。
[0008]圖4是根據本發明的實施例的對于導電氧化物隨機存取存儲器(C0RAM)元件的電流(mA)根據電壓(V)變化與對于傳統ReRAM的電流(mA)根據電壓(V)變化相比較的曲線圖。
[0009]圖5包括根據本發明的實施例的展示了寫“0”和寫“1”的電壓脈沖的圖示，以及最終的器件電阻(Ohm)(對應于存儲狀態“1”和“0”)根據周期數量變化的相對應的圖示。
[0010]圖6A-圖6E例示了根據本發明的實施例的表示制造C0RAM元件的方法中的各個操作的橫截面視圖。
[0011]圖7例示了根據本發明的實施例的用于在集成電路中放置C0RAM元件的幾種選擇的示意圖。
[0012]圖8例示了根據本發明的實施例的包括金屬-導電氧化物-金屬(MC0M)存儲元件的存儲位單元的示意圖。
[0013]圖9例示了根據本發明的實施例的電子系統的框圖。
[0014]圖10例示了根據本發明的一個實施方式的計算設備。
【具體實施方式】
[0015]描述了導電氧化物隨機存取存儲器(C0RAM)單元以及制造C0RAM單元的方法。在以下描述中，為了提供對本發明的實施例的透徹理解，闡述了諸如具體的導電氧化物材料域之類的許多具體細節。對本領域技術人員來說將顯而易見的是，沒有這些具體細節也可以實施本發明的實施例。在其它實例中，沒有詳細描述諸如集成電路設計版圖之類的公知特征，以免不必要地使本發明的實施例難以理解。此外，應當理解，附圖中示出的各個實施例是例示性的表示，而不是必須要按比例繪制。
[0016]本文中所描述的一個或多個實施例針對具有導電氧化物和電極疊置體的低電壓嵌入式存儲器。這種嵌入式存儲器設計可具有用于邏輯半導體產品和/或片上系統(SoC)半導體產品的應用。
[0017]為了提供上下文信息，基于電阻變化的非易失性存儲器(被稱為RRAM/ReRAM)在V>1V下進行初始化并工作。然而，對于低電壓非易失性嵌入式應用，為了與CMOS邏輯處理的兼容性可能需要低于IV的工作電壓。在實施例中，例如實施金屬-導電氧化物-金屬(MC0M)結構來制造基于電阻變化的存儲器的架構而不是基于金屬-電介質(絕緣的)氧化物-金屬(ΜΠ1)的結構。后一類型通常用于現有技術的RRAM設備。例如，傳統的RRAM設備可以基于金屬-HfOx-金屬結構。
[0018]為了例示本文中所描述的概念，圖1例示了根據本發明的實施例的金屬-導電氧化物-金屬(MC0M)存儲元件。參考圖1，存儲元件100包括第一電極102、導電氧化物層104以及第二電極106。存儲元件100可以經由節點108包括在存儲器架構中。例如，這樣的器件可以置于位線與選擇器元件(例如1T(M0S晶體管)或者連接到字線的2終端薄膜選擇器)之間。在具體實施例中，如由存儲元件100右邊的圖1中的參考方案所指示的，導電氧化物層104是具有大約在2納米-15納米范圍內的厚度的導電氧化物，第一電極102由貴金屬組成，并且第二電極106是具有大于約4.2eV的高功函數(WF)的相同或不同的電極。
[0019]圖2例示了根據本發明的實施例的表示圖1中的存儲元件的狀態變化的操作示意圖。參考圖2，存儲元件100可以在導電性較差的狀態⑴下開始，其中，導電氧化物層104處于導電性較差的狀態104A。可以施加諸如持續時間的正偏壓(2)之類的電脈沖來提供導電性較好的狀態⑶下的存儲元件100，其中，導電氧化物層104處于導電性較好的狀態104B。可以施加諸如持續時間的負偏壓(4)之類的電脈沖來再次提供具有導電性較差的狀態(1)的存儲元件100。因此，電脈沖可用于改變存儲元件100的電阻。此外，該轉換是可逆轉換，其中，存儲器薄膜是導電的并且通過相反極性的低電壓脈沖來調制電阻率。實際的可逆變化可以快于100納秒。
[0020]圖3是非晶氧化物中的電阻變化的示意圖，其中，(a)例示了在其低電阻狀態(LRS)下通過導電氧化物的電流/電荷引起了非晶氧化物的配置狀態的變化。這種變化阻止了電流傳導并阻止了器件的電阻增加至高電阻狀態(b)，在高電阻狀態下，氧化物不像在(a)中一樣傳導電流。當向器件施加相反極性的電壓時，穿過高電阻狀態(c)下的導電氧化物的電場恢復導電氧化物的最初的配置狀態(d)。
[0021]因此，在實施例中，存儲元件包括夾在兩個電極之間的導電氧化物層。在一個這樣的實施例中，存儲元件包括夾在兩個導電電極之間的導電氧化物薄膜，該兩個導電電極例如具有大于約4.2eV的高功函數。在某些實施例中，處于低場(當對器件進行讀取時)的導電氧化物層的電阻率可以低至通常對于金屬化合物(例如，TiAIN)的導電膜所得到的電阻率。例如，在具體實施例中，當在低場下進行測量時，這種層的電阻率大約在0.lOhmcm-10k0hm cm的范圍內。取決于存儲元件的尺寸，膜的電阻率被調整，以便在與較快的讀取兼容的范圍內獲得最終的電阻值。在某些實施例中，通過Mott轉變(電荷誘導的金屬絕緣體轉變)或者更通常來說通過由施加電場和/或電流所造成的非晶氧化物的結構配置中的變化來誘導電阻變化。
[0022]在一個方面中，本文中所描述的存儲元件在低于大約IV的電壓下工作。例如，圖4是根據本發明的實施例的對于導電氧化物隨機存取存儲器(C0RAM)元件的電流(mA)根據電壓(V)變化與對于傳統ReRAM的電流(mA)根據電壓(V)變化相比較的曲線圖。參考曲線圖400，對于剛制造好的器件，C0RAM元件的上部曲線示出了直到大約IV為止的較好的導電性，在IV這點處，該元件切換到電阻性狀態。這與展示了用于現有技術的ReRAM元件的形成步驟的較低曲線形成了對比。在前面的C0RAM情況下，在一個實施例中，為了避免太高的電阻狀態，在低于IV的電壓處執行切換。存儲元件開始在低電阻狀態下工作并且在IV的電壓處顯示N形NDR。
[0023]圖5包括根據本發明的實施例的展示了寫“0”和寫“1”的電壓脈沖的圖示500，以及電阻(Ohm)根據周期數量變化的相對應的圖示502。參考圖示500和圖示502，利用IV的脈沖來執行寫0和寫1，并且因此，通過交替的+/-1V的脈沖來改變單元的電阻。
[0024]根據本發明的實施例并且適用于整個說明書，C0RAM元件包括具有大約在2納米-15納米的范圍內的厚度的導電氧化物存儲器層。