具有垂直溝道的半導體集成電路器件及其制造方法
【專利說明】具有垂直溝道的半導體集成電路器件及其制造方法
[0001]相關申請的交叉引用
[0002]本申請要求2014年7月9日提交給韓國知識產權局的申請號為10-2014-0086098的韓國專利申請的優先權，其全部內容通過引用合并于此。
技術領域
[0003]實施例涉及一種具有垂直溝道的半導體集成電路器件及其制造方法，更具體而言涉及一種具有圍繞式接觸結構的垂直溝道的半導體集成電路器件及其制造方法。
【背景技術】
[0004]存儲器件通常被提供作為計算機或其他電子裝置的內部半導體集成電路器件。眾所周知，存儲器件的典型例子包括隨機存取存儲器(RAM)、只讀存儲器(R0M)、動態RAM (DRAM)、同步DRAM (SDRAM)、閃存和可變電阻式存儲器件。可變電阻式存儲器件可以包括可編程導電存儲器件、電阻式RAM(ReRAM)和相變RAM(PCRAM)。
[0005]非易失性存儲器件諸如PCRAM可以在廣泛的電子應用中被使用以提供高集成度、高可靠性和低功率消耗。
[0006]可變電阻式存儲器件是非易失性存儲器件的一個例子。可變電阻式存儲器件可以包括矩陣式排列的多個存儲器單元。存儲器單元可以包括接入器件諸如二極管、場效應晶體管(FET)或雙極面結型晶體管(BJT)，并且可以被耦合至沿陣列的行布置的字線。存儲器單元中的存儲元件可以被耦合至沿陣列的列布置的位線。存儲器單元的接入器件可以選擇耦合到給定存儲器單元中的柵極的字線，并且所述給定存儲器單元可以通過行譯碼器而被訪問，所述行譯碼器激活耦合至所述給定存儲器單元的行。
[0007]目前，具有3D垂直溝道結構的晶體管由于其能夠提升高集成度的性能而被青睞作為存儲器單元的接入器件。眾所周知，具有3D垂直溝道結構的晶體管可以包括柱形有源區、形成在有源區周圍的柵極、形成在有源區的上部且位于比柵極更高水平高度的漏極、以及形成在有源區的下部且位于比柵極更低水平高度的源極。可替選地，源極可以形成在與有源區的下部接觸的半導體襯底中。加熱電極、可變電阻層和位線順序地形成，并且它們電耦合到晶體管的漏極，因此完成電阻式存儲器單元。
[0008]為了獲取漏極和加熱電極之間的歐姆接觸，在漏極和加熱電極之間形成用于歐姆接觸層的硅化物層。目前，繼續致力于改進可變電阻式存儲器件中的工作電流，因此已經提出了用于改善漏極和硅化物層之間的接觸面積的技術。
【發明內容】
[0009]根據一個實施例，提供一種制造半導體集成電路器件的方法。在半導體襯底中形成多個有源線。在有源線的側壁上形成比每個有源線具有更低高度的柵電極。在有源線之間掩埋第一絕緣層，所述第一絕緣層具有比有源線的高度更低且比柵電極的高度更高的高度，以及在有源線的側表面和暴露上表面上形成硅化物層。
[0010]根據一個實施例，提供一種制造半導體集成電路器件的方法。形成多個有源線以在具有第一導電類型的半導體襯底上彼此平行延伸。在有源線的側壁上形成比每個有源線具有更低高度的線形柵電極。在有源線之間間隙填充比柵電極具有更高高度且比有源線具有更低高度的第一絕緣層。將具有與第一導電類型相反的第二導電類型的雜質注入到由柵電極和有源線之下的半導體襯底暴露的有源線中，以在有源線的上部形成漏極區，且在半導體襯底中形成源極區。形成硅化物層以覆蓋漏極區的上表面，并且包圍漏極區的側表面，以及在有源柱之間間隙填充第二絕緣層。使用大體垂直于有源線的掩模來刻蝕有源線的暴露部分以定義有源柱。
[0011 ] 根據一個實施例，提供一種半導體集成電路器件。所述半導體集成電路器件可以包括:有源柱，其上部形成有漏極區且源極區形成于其下的半導體襯底中；柵電極，以雙線形式形成以包圍有源柱的兩個相對側表面；以及硅化物層，形成為覆蓋有源柱的與漏極區相對應的上表面并且包圍有源柱的與上表面鄰接的側表面。
[0012]這些和其他特點、方面和實施例在以下題為“【具體實施方式】”的部分描述。
【附圖說明】
[0013]實施例的上述和其他方面、特征和優點將結合附圖從以下詳細描述中更好地理解，其中:
[0014]圖1A至11A是說明依據一個實施例的制造具有垂直溝道的半導體集成電路器件的方法的平面圖；
[0015]圖1B至11B是分別說明沿圖1A至11A的b_b’線截取的制造半導體集成電路器件的方法的截面圖；
[0016]圖1C至11C是分別說明沿圖1A至11A的c_c’線截取的制造半導體集成電路器件的方法的截面圖；
[0017]圖9D至11D是分別說明沿圖9A至11A的d_d’線截取的制造半導體集成電路器件的方法的截面圖；以及
[0018]圖12是說明依據一個實施例的有源柱的立體圖。
【具體實施方式】
[0019]在下文中，將參考附圖對示例性實施例進行詳細描述。在本文中結合截面圖來描述示例性實施例，所述截面圖是示例性實施例(以及中間結構)的示意性圖示。照此，可以想象到由于例如制造技術和/或公差而帶來的在圖示形狀上的變化。因此，不應將示例性實施例解釋為局限于本文所示的各區域的特定形狀，而是可以包括例如形狀的修改。在附圖中，可能對各層和區域的長度和尺寸進行放大，以便于說明。附圖中的相似附圖標記指代相似的元件。還要理解的是，當一層被稱為在另一層或襯底“上”時，其可以是直接位于所述另一層或襯底上，或者也可以存在中間層。
[0020]在本文中結合截面圖和/或平面圖來描述實施例，所述剖視圖和/或平面圖是實施例的示意性圖示。然而，實施例不應解釋為對本發明的范圍進行限制。
[0021]參考圖1A、1B和1C，在半導體襯底100上順序地形成襯墊絕緣層105和硬掩模層110。可以將硬掩模層110和襯墊絕緣層105的預定部分圖案化以定義有源區。以線形形式形成硬掩模層110，因此有源區被定義成線形形式。
[0022]可以通過使用硬掩模層110刻蝕半導體襯底100至預定深度來形成有源線L。在一個實施例中，通過刻蝕半導體襯底100至預定深度而形成有源線L，但是形成有源線L的方法不限于此。例如，在另一個實施例中，可以通過在半導體襯底100上形成額外的半導體層(未圖示)并且刻蝕所述半導體層而形成有源線L。進一步，在一個實施例中，半導體襯底100可以具有第一導電類型。有源線L可以是沿半導體襯底的表面延伸的線形。
[0023]參考圖2A、2B和2C，在形成有有源線L的半導體襯底100的暴露表面上形成柵絕緣層112。例如，柵絕緣層112從有源線L的側壁之上延伸經過襯底100之上至相鄰的有源線L的側壁之上。可以通過例如氧化方法來形成柵絕緣層112，但是形成柵絕緣層112的方法不限于此。在柵絕緣層112之上形成柵導電層115。例如，柵導電層115從位于有源線L的側壁之上的柵絕緣層112之上延伸。柵導電層115進一步在位于襯底100之上的柵絕緣層112之上延伸。柵導電層115進一步在位于相鄰的有源線L的側壁之上的柵絕緣層112之上延伸。柵導電層115可以形成為均勻厚度。
[0024]參考圖3A、3B和3C，選擇性地刻蝕柵導電層115，結果產生形成在有源線L的側壁之上的初步柵電極115a。去除有源線L與相鄰的有源線L之間的柵絕緣層112以暴露襯底100。結果，襯底100在初步柵電極115a與相鄰的初步柵電極115a之間暴露。在暴露于初步柵電極115a和相鄰的初步柵電極115a之間的半導體襯底100之上形成器件隔離層120。在一個實施例中，器件隔離層120可以包括具有與第一導電類型相反的第二導電類型的雜質區。在另一實施例中，在形成初步柵電極115a之后，可以通過使在初步柵電極115a與相鄰的初步柵電極115a之間暴露的半導體襯底100凹陷至預定