包括共連接的垂直單元串的半導體裝置的制造方法
【專利說明】包括共連接的垂直單元串的半導體裝置
[0001]相關申請的交叉引用
[0002]本專利申請要求于2014年7月9日在韓國知識產權局提交的韓國專利申請N0.10-2014-0086182的優先權，該申請的內容以引用方式全文并入本文中。
技術領域
[0003]本發明構思的示例實施例涉及半導體裝置及其制造方法，并且具體地涉及具有三維排列的存儲器單元的三維半導體存儲器裝置及其制造方法。
【背景技術】
[0004]高度集成的半導體裝置的持續發展一部分受消費者對低成本、高性能產品的需求刺激。實際上，尤其就半導體裝置而言，提高的裝置集成度是實現滿足市場需求的價格點的主要因素。按照常規，半導體存儲器裝置包括平面或二維(2D)存儲器單元陣列，g卩，具有在二維平面中布置的存儲器單元的存儲器單元陣列。這種裝置的進一步集成隨著圖案化技術接近實際極限變得更困難(和更昂貴)。無論如何，將會需要超級昂貴的處理設備以實現2D存儲器單元陣列裝置集成的主要發展。
[0005]結果，提出了其中存儲器單元陣列的存儲器單元按照三維排列的三維(3D)半導體存儲器裝置。
【發明內容】
[0006]根據本發明構思的示例實施例，一種半導體裝置可包括:襯底上的各位線；襯底與位線之間的柵極結構；柵極結構與位線之間的共源極線；以及將位線連接至共源極線的溝道結構。溝道結構中的每一個可包括:第一垂直部分，其穿過柵極結構并且連接至位線；第二垂直部分，其穿過柵極結構并且連接至共源極線；以及水平部分，其位于襯底與柵極結構之間，以將第一垂直部分與第二垂直部分彼此連接。
[0007]在示例實施例中，在溝道結構中的每一個中，第一垂直部分中的每一個可連接至對應的一根位線。
[0008]在示例實施例中，柵極結構可包括:堆疊在襯底上的各字線；字線與位線之間的串選擇線；以及字線與共源極線之間的地選擇線。字線可包括位于襯底與串選擇線之間的上字線以及位于襯底與地選擇線之間的下字線，并且下字線可沿著平行于襯底的表面(諸如襯底的頂表面)的方向與上字線間隔開。
[0009]在示例實施例中，在溝道結構中的每一個中，第一垂直部分中的每一個可穿過上字線和串選擇線，并且第二垂直部分可穿過下字線和地選擇線。
[0010]在示例實施例中，當在平面圖中看時，在溝道結構中的每一個中，水平部分可不僅與上字線重疊而且與下字線重疊。
[0011 ] 在示例實施例中，所述半導體裝置還可包括穿過柵極結構的電極分離圖案。電極分離圖案可位于串選擇線與地選擇線之間以及上字線與下字線之間。
[0012]在示例實施例中，在溝道結構中的每一個中，第一垂直部分中的每一個可穿過上字線和串選擇線，并且第二垂直部分可穿過下字線和地選擇線。串選擇線、地選擇線和字線可平行于第一方向延伸，并且串選擇線可沿著與第一方向交叉的第二方向與地選擇線間隔開。溝道結構可包括沿著第二方向彼此相鄰的一對溝道結構，并且所述一對溝道結構的第二垂直部分可共享下字線和地選擇線。
[0013]在示例實施例中，所述一對溝道結構中的一個溝道結構的第一垂直部分可穿過串選擇線和上字線，并且所述一對溝道結構中的另一個溝道結構的第一垂直部分可穿過另一串選擇線和其它上字線，所述另一串選擇線和其它上字線與所述串選擇線和上字線通過介于它們之間的地選擇線和下字線間隔開。
[0014]在示例實施例中，共源極線可包括彼此間隔開的第一共源極線和第二共源極線，并且溝道結構中的每一個的第二垂直部分可包括分別與第一共源極線和第二共源極線耦合的一對第二垂直部分。
[0015]在示例實施例中，在溝道結構中的每一個中，第一垂直部分中的每一個可連接至對應的一根位線。
[0016]在示例實施例中，柵極結構可包括:堆疊在襯底上的各字線；字線與位線之間的串選擇線；以及字線與共源極線之間的地選擇線。字線可包括位于襯底與串選擇線之間的上字線和位于襯底與地選擇線之間的下字線，并且下字線可沿著平行于襯底的表面(諸如襯底的頂表面)的方向與上字線間隔開。在溝道結構中的每一個中，第一垂直部分中的每一個可穿過串選擇線和上字線，并且所述一對第二垂直部分中的每一個可穿過地選擇線和下字線。
[0017]在示例實施例中，串選擇線、地選擇線和字線平行于第一方向延伸，并且串選擇線和地選擇線沿著與第一方向交叉的第二方向彼此間隔開。溝道結構可包括沿著第二方向彼此相鄰的一對溝道結構，并且所述一對溝道結構的第二垂直部分共享下字線和地選擇線。
[0018]在示例實施例中，當在平面圖中看時，所述一對溝道結構的第二垂直部分可位于襯底上以形成z字形排列。
[0019]在示例實施例中，柵極結構可包括:堆疊在襯底上的各字線；字線與位線之間的串選擇線；字線與共源極線之間的地選擇線；以及相鄰的地選擇線，其位于字線與共源極線之間并且與所述地選擇線通過介于它們之間的串選擇線間隔開。地選擇線下方的字線可與串選擇線下方的字線沿著平行于襯底的表面(諸如襯底的頂表面)的方向間隔開，并且串選擇線和相鄰的地選擇線可位于串選擇線下方的字線上并且可彼此水平地分離開。
[0020]在示例實施例中，所述半導體裝置還可包括位于串選擇線與相鄰的地選擇線之間的絕緣圖案。
[0021]在示例實施例中，字線、串選擇線、地選擇線和相鄰的地選擇線平行于第一方向延伸，并且串選擇線、地選擇線和相鄰的地選擇線可沿著與第一方向交叉的第二方向彼此分離開。地選擇線下方的字線可沿著第二方向與串選擇線下方的字線間隔開，并且絕緣圖案可為沿著第一方向延伸的線形圖案。
[0022]在示例實施例中，柵極結構還可包括相鄰的串選擇線，該相鄰的串選擇線位于字線與位線之間，并且與串選擇線通過介于它們之間的地選擇線間隔開，并且地選擇線和相鄰的串選擇線可在地選擇線下方的字線上彼此水平地分離開。
[0023]在示例實施例中，在溝道結構中的每一個中，第一垂直部分中的每一個可穿過串選擇線及其下方的字線，并且第二垂直部分可穿過地選擇線及其下方的字線。
[0024]在示例實施例中，當在平面圖中看時，在溝道結構中的每一個中，水平部分可與串選擇線和地選擇線下方的字線重疊。
[0025]在示例實施例中，串選擇線可包括彼此水平地間隔開的一對串選擇線。
[0026]在示例實施例中，在溝道結構中的每一個中，至少一對第一垂直部分可分別穿過所述一對串選擇線，并且可共同連接至對應的一根位線。
[0027]根據本發明構思的示例實施例，一種半導體裝置，可包括共源極線、多根位線和它們之間的單元串。單元串中的每一個可包括:多個上串，它們各自連接至對應的一根位線；以及下串，其連接至共源極線。所述多個上串可共同連接至下串。
[0028]根據本發明構思的其它示例實施例，一種半導體裝置可包括非易失性存儲器單元的第一串、第二串和第三串，它們堆疊在襯底上并且彼此間隔開，以使得非易失性存儲器單元的第一串、第二串和第三串各自包括鄰近襯底的第一端和遠離襯底的第二端。這些實施例還包括第一導線、第二導線和第三導線，它們各自分別連接至非易失性存儲器單元的第一串、第二串和第三串的對應的第二端。第四導線共同地連接非易失性存儲器單元的第一串、第二串和第三串的第一端。
[0029]在示例實施例中，第一導線、第二導線和第三導線包括金屬，第四導線包括半導體材料。
[0030]在示例實施例中，第一導線至第四導線全部平行于襯底的表面延伸。
[0031]在示例實施例中，非易失性存儲器單元的第一串和第三串各自還包括串選擇晶體管而沒有地選擇晶體管，并且非易失性存儲器單元的第二串包括地選擇晶體管而沒有串選擇晶體管。
[0032]在示例實施例中，非易失性存儲器單元的第四串堆疊在襯底上，并且與非易失性存儲器單元的第一串至第三串間隔開。非易失性存儲器單元的第四串包括鄰近襯底的第一端和遠離襯底的第二端。第五導線連接至非易失性存儲器單元的第四串的第二端。第四導線還將非易失性存儲器單元的第四串的第一端共同連接至非易失性存儲器單元的第一串、第二串和第三串的第一端。
[0033]在示例實施例中，非易失性存儲器單元的第四串還包括串選擇晶體管而沒有地選擇晶體管。
[0034]在示例實施例中，非易失性存儲器單元的第四串還包括地選擇晶體管而沒有串選擇晶體管。
【附圖說明】
[0035]通過以下結合附圖進行的簡單描述，將更加清楚地理解示例實施例。附圖代表本文所述的非限制性的示例實施例。
[0036]圖1A是示出根據本發明構思的第一實施例的半導體裝置的透視圖。
[0037]圖1B是示出根據本發明構思的第一實施例的半導體裝置的平面圖。
[0038]圖1C是沿著圖1B的線Ι-Γ截取的剖視圖。
[0039]圖1D是示出根據本發明構思的第一實施例的半導體裝置的單元陣列的示意性電路圖。
[0040]圖2至圖6是沿著圖1B的線Ι-Γ截取的剖視圖，以示出制造根據本發明構思的第一實施例的半導體裝置的方法。
[0041]圖7A是示出根據本發明構思的第二實施例的半導體裝置的透視圖。
[0042]圖7B是示出根據本發明構思的第二實施例的半導體裝置的平面圖。
[0043]圖7C是沿著圖7B的線Ι-Γ截取的剖視圖。
[0044]圖7D是示出根據本發明構思的第二實施例的半導體裝置的單元陣列的示意性電路圖。
[0045]圖8至圖10是沿著圖7B的線Ι_Γ截取的剖視圖，以示出制造根據本發明構思的第二實施例的半導體裝置的方法。
[0046]圖11Α是示出根據本發明構思的第二實施例的變形例的半導體裝置的透視圖。
[0047]圖11Β是示出根據本發明構思的第二實施例的變形例的半導體裝置的平面圖。
[0048]圖11C是沿著圖11Β的線Ι-Γ截取的剖視圖。
[0049]圖11D是示出根據本發明構思的第二實施例的變形例的半導體裝置的單元陣列的示意性電路圖。
[0050]圖12至圖14是沿著圖11Β的線Ι_Γ截取的剖視圖，以示出制造根據本發明構思的第二實施例的變形例的半導體裝置的方法。
[0051]圖15Α是示出根據本發明構思的第三實施例的半導體裝置的透視圖。
[0052]圖15Β是示出根據本發明構思的第三實施例的半導體裝置的平面圖。
[0053]圖15C是沿著圖15Β的線Ι-Γ截取的剖視圖。
[0054]圖15D是示出根據本發明構思的第三實施例的半導體裝置的單元陣列的示意性電路圖。
[0055]圖16至圖18是沿著圖15Β的線Ι_Γ截取的剖視圖，以示出制造根據本發明構思的第三實施例的半導體裝置的方法。
[0056]圖19Α是示出根據本發明構思的第三實施例的變形例的半導體裝置的透視圖。
[0057]圖19Β是示出根據本發明構思的第三實施例的變形例的半導體裝置的平面圖。
[0058]圖19C是沿著圖19Β的線Ι-Γ截取的剖視圖。
[0059]圖20至圖22是例示性地示出根據本發明構思的示例實施例的溝道結構的剖視圖。
[0060]圖23Α和圖23Β是呈現為示出在根據本發明構思的示例實施例的半導體裝置上的編程操作的示意性電路圖。
[0061]圖24Α和圖24Β是呈現為示出在根據本發明構思的示例實施例的半導體裝置上的讀操作的示意性電路圖。
[0062]圖25是示出包括根據本發明構思的示例實施例的三維半導體存儲器裝置的電子系統的示例的示意性框圖。
[0063]圖26是示出包括根據本發明構思的示例實施例的三維半導體存儲器裝置的存儲器系統的示例的示意性框圖。
[0064]應該注意，這些附圖旨在示出在特定示例實施例中利用的方法、結構和/或材料的一般特征以及對下面提供的文字說明進行補充。然而，這些附圖不一定按照比例，并且可不準確反映任何給出的實施例的準確結構或性能特征，并且不應被解釋為限定或限制通過示例實施例包含的值或特性的范圍。例如，為了清楚，可縮小或夸大分子、層、區和/或結構性元件的相對厚度和定位。在各個附圖中使用相似或相同的附圖標記旨在指示存在相似或相同的元件或特征。
【具體實施方式】
[0065]現在，將參照其中示出了示例實施例的附圖更加全面地描述本發明構思的示例實施例。然而，本發明構思的示例實施例可以以許多不同形式實現，并且不應理解為限于本文闡述的實施例；相反，提供這些實施例以使得本公開將是透徹和完整的，并且將把示例實施例的構思完全傳遞給本領域普通技術人員。在附圖中，為了清楚起見，夸大了層和區的厚度。附圖中的相同的附圖標記指代相同的元件。附圖中的相同附圖標記指代相同元件，因此將省略它們的描述。
[0066]應該理解，當元件被稱作“連接至”或“耦接至”另一元件時，其可直接連接至或耦接至另一元件，或者可存在中間元件。相反，當元件被稱作“直接連接至”或“直接耦接至”另一元件時，不存在中間元件。應該按照相同的方式解釋其它用于描述元件或層之間的關系的詞語(例如，“在……之間”與“直接在……之間”、“相鄰”與“直接相鄰”、“在……上”與“直接在……上”)。如本文所用，術語“和/或”包括相關所列項之一或多個的任何和所有組合。
[0067]應該理解，雖然本文中可使用術語“第一”、“第二”等來描述多個元件、組件、區、層和/或部分，但是這些元件、組件、區、層和/或部分不應被這些術語限制。這些術語僅用于將一個元件、組件、區、層或部分與另一元件、組件、區、層或部分區分開。因此，下面討論的第一元件、組件、區、層或部分可被稱作第二元件、組件、區、層或部分，而不脫離示例實施例的教導。
[0068]本文中可使用諸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空間相對術語，以方便描述附圖中所示的一個元件或特征與其他元件或特征的關系。應該理解，空間相對術語旨在涵蓋使用或操作中的裝置的除圖中所示的取向之外的不同取向。例如，如果圖中的裝置顛倒，則被描述為“在其它元件或特征之下”或“在其它元件或特征下方”的元件將因此被取向為“