三維半導體器件及其制造方法
【技術領域】
[0001]本發明涉及一種半導體器件及其制造方法，特別是涉及一種三維半導體存儲器件及其制造方法。
【背景技術】
[0002]為了改善存儲器件的密度，業界已經廣泛致力于研發減小二維布置的存儲器單元的尺寸的方法。隨著二維(2D)存儲器件的存儲器單元尺寸持續縮減，信號沖突和干擾會顯著增大，以至于難以執行多電平單元(MLC)操作。為了克服2D存儲器件的限制，業界已經研發了具有三維(3D)結構的存儲器件，通過將存儲器單元三維地布置在襯底之上來提高集成密度。
[0003]具體地，如圖1A所示，可以首先在襯底上沉積多層疊層結構(例如氧化物和氮化物交替的多個ONO結構);通過各向異性的刻蝕工藝對襯底上多層疊層結構刻蝕而形成沿著存儲器單元字線(WL)延伸方向分布、垂直于襯底表面的多個溝道通孔(可直達襯底表面或者具有一定過刻蝕)；在溝道通孔中沉積多晶硅等材料形成柱狀溝道；沿著WL方向刻蝕多層疊層結構形成直達襯底的溝槽，露出包圍在柱狀溝道周圍的多層疊層；濕法去除疊層中的某一類型材料(例如熱磷酸去除氮化硅，或HF去除氧化硅)，在柱狀溝道周圍留下橫向分布的突起結構；在溝槽中突起結構的側壁沉積柵極介質層(例如高k介質材料)以及柵極導電層(例如T1、W、Cu、Mo等)形成柵極堆疊，，例如包括底部選擇柵極線BSG、虛設柵極線DG、字線WLO?WL31、頂部選擇柵極線TSG ;垂直各向異性刻蝕去除突起側平面之外的柵極堆疊，直至露出突起側面的柵極介質層；刻蝕疊層結構形成源漏接觸并完成后端制造工藝。此時，疊層結構在柱狀溝道側壁留下的一部分突起形成了柵電極之間的隔離層，而留下的柵極堆疊夾設在多個隔離層之間作為控制電極。當向柵極施加電壓時，柵極的邊緣電場會使得例如多晶硅材料的柱狀溝道側壁上感應形成源漏區，由此構成多個串并聯的MOSFET構成的門陣列而記錄所存儲的邏輯狀態。
[0004]然而，這種高密度三維半導體存儲器存在布線的難題。如圖1B的頂視圖所示，傳統的閃存芯片中，外圍訪問電路與存儲陣列區域在同一個平面，占據整個Die面積的20—40% ο對于高密度存儲器來說，壓縮外圍訪問電路的面積成為閃存設計的關鍵議題。在圖1A所示的3D NAND存儲器中，盡管可以通過增加閃存的層數來提高密度，但是外圍訪問電路面積的減少一直比較困難。特別是對于基于空穴擦除的TCAT結構來說，因為襯底的存在，很難如圖1C頂視圖所示把存儲陣列區域集成在外圍訪問電路的上方來減少外圍電路占用的面積。
【發明內容】
[0005]由上所述，本發明的目的在于克服上述技術困難，提出一種創新性三維半導體存儲器件及其制造方法。
[0006]為此，本發明一方面提供了一種三維半導體器件，包括:外圍電路，分布在襯底上；多個存儲單元，在外圍電路之上，每一個包括:共源區，在存儲單元與外圍電路之間；溝道層，沿垂直于襯底表面的方向分布；至少一個襯底接觸層，從溝道層中部平行于襯底表面水平延伸，每個包括至少一個襯底接觸區；多個絕緣層，位于溝道層的側壁上；多個控制柵極，夾設在相鄰的絕緣層之間；柵極介質層，位于溝道層與控制柵極之間；漏區，在溝道層頂部；襯底接觸引出線，電連接襯底接觸區；以及位線布線，電連接每個存儲單元的漏區與外圍電路。
[0007]其中，溝道層由襯底接觸層分隔為多段；任選地，溝道層平行于襯底表面的截面形狀包括選自矩形、方形、菱形、圓形、半圓形、橢圓形、三角形、五邊形、五角形、六邊形、八邊形及其組合的幾何形狀，以及包括選自所述幾何形狀演化得到的實心幾何圖形、空心環狀幾何圖形、或者空心環狀外圍層與絕緣層中心的組合圖形；任選地，溝道層為單晶、多晶、微晶或非晶層且材料選自IV族單質、IV族化合物、II1--V族化合物、I1--VI族化合物半導體的，例如為單晶 S1、非晶 S1、多晶 S1、微晶 S1、單晶 Ge、SiGe、S1:C、SiGe:C、SiGe:H、GeSn、InSn、InN、InP, GaN、GaP, GaSn, GaAs的任一種或其組合，優選地進一步包括材料為空氣或氧化物、氮化物的溝道填充層。
[0008]其中，柵極介質層進一步包括隧穿層、存儲層、阻擋層；優選地，隧穿層包括S12S高k材料的單層結構或多層堆疊結構；優選地，存儲層是具有電荷俘獲能力的介質材料的單層結構或多層堆疊結構，例如SiN、S1N, HfO, ZrO的任一種及其組合；優選地，阻擋層是氧化硅、氧化鋁、氧化鉿等介質材料的單層結構或多層堆疊結構。
[0009]其中，控制柵極材料選自摻雜多晶硅、摻雜單晶硅、金屬、金屬合金、導電金屬氧化物、導電金屬氮化物、導電金屬硅化物的任一種或其組合；任選地，相鄰的絕緣層之間進一步包括經由絕緣層和/或柵極介質層與控制柵極水平相鄰的浮柵。
[0010]其中，共源區包括摻雜多晶硅、摻雜單晶硅、金屬硅化物、金屬氮化物的任一種或其組合；優選地，共源區具有與溝道層和/或襯底接觸區不同的導電類型。
[0011]本發明還提供了一種三維半導體器件制造方法，包括步驟:
[0012]a、在襯底上形成外圍電路；
[0013]b、在外圍電路上形成共源區；
[0014]C、形成第一材料層與第二材料層交替構成的絕緣層堆疊；
[0015]d、刻蝕絕緣層堆疊形成多個垂直的開口，在開口側壁形成柵極介質層，在開口側壁以及絕緣層堆疊頂部形成溝道層；
[0016]e、循環步驟c和d，相鄰的絕緣層堆疊頂部的溝道層構成至少一個襯底接觸層；
[0017]f、在溝道層頂部形成漏區；
[0018]g、選擇性刻蝕去除第二材料層，在留下的第一材料層之間形成控制柵極；
[0019]h、刻蝕第一材料層和控制柵極形成暴露襯底接觸層的開口，在開口底部形成襯底接觸區，在開口中形成襯底接觸引出線；
[0020]1、形成位線布線，電連接漏區與外圍電路。
[0021]本發明進一步提供了一種三維半導體器件制造方法，包括步驟:
[0022]a、在襯底上形成外圍電路；
[0023]b、在外圍電路上形成共源區；
[0024]c2、在共源區上形成第一材料層與第二材料層交替構成的多個絕緣層堆疊，并且相鄰絕緣層堆疊之間形成至少一個襯底接觸層；
[0025]d2、刻蝕多個絕緣層堆疊和至少一個襯底接觸層形成多個垂直的開口 ；
[0026]e2、在開口側壁以及絕緣層堆疊頂部形成溝道層；
[0027]f、在溝道層頂部形成漏區；
[0028]g2、選擇性刻蝕去除第二材料層，在留下的第一材料層之間形成柵級介質層和控制柵極；
[0029]h、刻蝕第一材料層和控制柵極形成暴露襯底接觸層的開口，在開口底部形成襯底接觸區，在開口中形成襯底接觸引出線；
[0030]1、形成位線布線，電連接漏區與外圍電路。
[0031]其中，步驟b進一步包括:刻蝕外圍電路上的ILD形成凹槽，填充摻雜半導體或導體形成共源區，平坦化共源區直至暴露ILD ;或者在外圍電路上沉積并刻蝕形成摻雜半導體或導體的共源區，形成ILD覆蓋共源區，平坦化ILD直至暴露共源區。
[0032]其中，步驟g或g2進一步包括:選擇性刻蝕去除第二材料層，在留下的第一材料層之間留下橫向凹槽，在橫向凹槽中形成浮柵，在浮柵上形成絕緣層和/或柵極介質層，在橫向凹槽中絕緣層和/或柵極介質層上形成控制柵極。
[0033]其中，在步驟h中，執行離子注入形成襯底接觸區；優選地，襯底接觸區與共源區導電類型不同。
[0034]依照本發明的三維半導體存儲器件及其制造方法，依照本發明的三維半導體存儲器件及其制造方法，在存儲串的中段形成襯底接觸，提尚存儲器?祭與的性能和可靠性，提尚存儲陣列的存儲密度，減少整個存儲芯片的面積，降低成本。
【附圖說明】
[0035]以下參照附圖來詳細說明本發明的技術方