瞬態電壓抑制器及其制造方法
【技術領域】
[0001]本發明涉及半導體器件及其制造方法，更具體地，涉及瞬態電壓抑制器及其制造方法。
【背景技術】
[0002]諸如手機和可穿戴電子產品的移動終端獲得廣泛的應用。移動終端中的電子電路工作于例如5V的低工作電壓，以減小功耗和延長移動終端的使用時間。隨著工作電壓的減小，電子電路可以承受的最大電壓也減小。需要采用低擊穿電壓的瞬態電壓抑制器(縮寫為TVS)保護電子電路。
[0003]對于高速率傳輸線路的保護，瞬態電壓抑制器必須具有高響應速度，才能提供所需的保護。瞬態電壓抑制器的響應速度主要受到自身電容的影響。為了提高響應速度，優選地將瞬態電壓抑制器的電容設置為小于0.5pF。進一步地，瞬態電壓抑制器還應當具有高靜電放電(縮寫為ESD)能力。
[0004]為了支持多個高速率傳輸線路，可以在同一個芯片中形成多通道瞬態電壓抑制器。由于多通道電壓抑制器中的不同通道可以共用一個齊納二極管，因此可以減少芯片中的半導體器件的數量。然而，現有的器件結構必須采用鍵合線來提供多通道瞬態電壓抑制器的不同二極管之間的電連接，這不僅增加芯片的封裝成本，而且增加線路電阻和寄生電容，并且降低半導體器件的可靠性。
[0005]因此，期望在集成多通道瞬態電壓抑制器的芯片中減少鍵合引線的使用以降低封裝成本和提高可靠性。
【發明內容】
[0006]有鑒于此，本發明提供一種瞬態電壓抑制器及其制造方法，使得可以利用芯片內部的互連提供瞬態電壓抑制器的不同二極管之間的電連接。
[0007]根據本發明的第一方面，提供一種瞬態電壓抑制器，其特征在于，包括:半導體襯底；在半導體襯底中形成的第一摻雜類型的第一掩埋層；在第一掩埋層的第一區域形成的第二摻雜類型的第二掩埋層；在第二掩埋層上形成的第一外延區域和在第一掩埋層的第二區域上形成的第二外延區域，第一外延區域和第二外延區域分別為第二摻雜類型和第一摻雜類型；分別位于第一外延區域和第二外延區域中的第一摻雜區和第二摻雜區，第一摻雜區和第二摻雜區分別為第一摻雜類型和第二摻雜類型；從第二外延區域的表面延伸至第一掩埋層的導電通道；以及分別與導電通道、第一摻雜區和第二摻雜區接觸的第一至第三電極。
[0008]優選地，所述第一掩埋層和所述第二掩埋層之間形成齊納二極管或穿通二極管的PN結；所述第一外延區域和所述第一摻雜區之間形成第一二極管的PN結；所述第二外延區域和所述第二摻雜區之間形成第二二極管的PN結。
[0009]優選地，所述半導體襯底為第二摻雜類型，并且相對于所述第二掩埋層輕摻雜。
[0010]優選地，所述導電通道為第一摻雜類型的摻雜區。
[0011]優選地，所述第一外延區域和所述第二外延區域由相同的外延半導體層形成，所述外延半導體層分別由第二掩埋層和第一掩埋層自摻雜。
[0012]優選地，還包括第一隔離結構，所述第一隔離結構從所述第一外延區域和所述第二外延區域的表面延伸至所述半導體襯底中，用于將所述瞬態電壓抑制器與鄰近的器件彼此隔開。
[0013]優選地，還包括第二隔離結構，所述第二隔離結構從所述第一外延區域和所述第二外延區域的表面延伸至所述第一掩埋層中，使得所述第二外延區域與所述第一外延區域和所述第二掩埋層之間隔開。
[0014]優選地，所述第一隔離結構還限定第一掩埋層的第三區域和第四區域，所述第三區域和所述第四區域分別與所述第一區域和所述第二區域中相鄰，并且在所述第三區域和所述第四區域中，所述第二外延區域位于所述第一掩埋層上方。
[0015]優選地，在第三區域還包括在位于第二外延區域中的第三摻雜區和第四摻雜區，第三摻雜區和第四摻雜區分別為第一摻雜類型和第二摻雜類型；以及在第四區域還包括位于第二外延區域中的第五摻雜區和第六摻雜區，第五摻雜區和第六摻雜區分別為第一摻雜類型和第二摻雜類型。
[0016]優選地，所述第一摻雜區和所述第四摻雜區經由第一互連電連接，所述第二摻雜區和所述第五摻雜區經由第二互連電連接，所述第三摻雜區和所述第六摻雜區經由第三互連電連接。
[0017]優選地，在所述第二區域中還包括位于所述第二摻雜區中的第七摻雜區，第七摻雜區為第二摻雜類型。
[0018]優選地，所述第一摻雜區和所述第四摻雜區經由第一互連電連接，所述第七摻雜區和所述第五摻雜區經由第二互連電連接，所述第三摻雜區和所述第六摻雜區經由第三互連電連接。
[0019]優選地，所述第一隔離結構還限定第一掩埋層的彼此相鄰的第三區域和第四區域，并且，所述第四區域與所述第一區域相鄰，在所述第三區域中，所述第二掩埋層位于所述第一掩埋層上方，所述第一外延區域位于所述第二掩埋層上方，在所述第四區域中，所述第二外延區域位于所述第一掩埋層上方。
[0020]優選地，在第三區域還包括在位于所述第一外延區域中的第三摻雜區，在第四區域還包括位于所述第二外延區域中的第四摻雜區，第三摻雜區和第四摻雜區分別為第一摻雜類型和第二摻雜類型；以及在第四區域還包括從第二外延區域的表面延伸至第一掩埋層的另一個導電通道。
[0021]優選地，所述第一至第四摻雜區經由第一互連電連接。
[0022]優選地，所述第一摻雜類型為N型和P型之一，所述第二摻雜類型為N型和P型中的另一個。
[0023]根據本發明的第二方面，提供一種制造瞬態電壓抑制器的方法，包括:在半導體襯底中形成第一掩埋層；在第一掩埋層的第一區域，形成第二摻雜類型的第二掩埋層，使得第一掩埋層的第二區域具有暴露的表面；在第一掩埋層和第二掩埋層上形成外延半導體層，使得所述外延半導體層與第二掩埋層接觸的部分形成第一外延區域，以及與第一掩埋層接觸的部分形成第二外延區域；形成從第二外延區域的表面延伸至第一掩埋層的導電通道；在第一外延區域中，形成第一摻雜類型的第一摻雜區；在第二外延區域中，形成第二摻雜類型的第二摻雜區；以及形成第一至第三電極，分別與導電通道、第一摻雜區和第二摻雜區接觸。
[0024]優選地，還包括形成第一隔離結構，所述第一隔離結構從所述第一外延區域和所述第二外延區域的表面延伸至所述半導體襯底中，用于將所述瞬態電壓抑制器與鄰近的器件彼此隔開。
[0025]優選地，還包括形成第二隔離結構，所述第二隔離結構從所述第一外延區域和所述第二外延區域的表面延伸至所述第一掩埋層中，使得所述第二外延區域與所述第一外延區域和所述第二掩埋層之間隔開。
[0026]優選地，還包括形成附加器件和互連，所述附加器件包括至少兩個摻雜區，以及與所述至少兩個摻雜區電連接的至少兩個電極，所述互連電連接第一至第三電極和所述至少兩個電極中的一部分電極。
[0027]根據本發明的實施例的瞬態電壓抑制器適合于在一個芯片中形成多通道瞬態電壓抑制器。為了形成多通道瞬態電壓抑制器，采用隔離結構第一掩埋層分成彼此隔開的部分，使得相鄰的通道單元彼此隔離。在第一外延區域和第二外延區域上方的層面形成互連，從而電連接不同的通道單元以形成陣列。該結構避免在芯片外部電連接不同的通道單元，從而減少鍵合引線的使用，使得封裝成本降低，并且減小引線電阻和寄生電容，提高半導體器件的可靠性。
【附圖說明】
[0028]通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特征和優點將更為清楚，在附圖中:
[0029]圖la至lc分別示出根據現有技術的瞬態電壓抑制器的等效電路圖、電容等效電路圖和結構不意圖；
[0030]圖2示出根據現有技術的多通道瞬態電壓抑制器的等效電路圖；
[0031]圖3a和3b分別示出根據本發明的第一實施例的瞬態電壓抑制器的結構示意圖和等效電路圖；
[0032]圖4a和4b分別示出根據本發明的第二實施例的瞬態電壓抑制器的結構示意圖和等效電路圖；
[0033]圖5a和5b分別示出根據本發明的第三實施例的瞬態電壓抑制器的結構示意圖和等效電路圖；
[0034]圖6a和6b分別示出根據本發明的第四實施例的瞬態電壓抑制器的結構示意圖和等效電路圖；以及
[0035]圖7a至7g示出根據發明的第五實施例的制造瞬態電壓抑制器的方法的各個步驟的半導體結構的示意性截面圖。
【具體實施方式】
[0036]以下將參照附圖更詳細地描述本發明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。此外，可能未示出某些公知的部分。為了簡明起見，可以在一幅圖中描述經過數個步驟后獲得的半導體結構。
[0037]應當理解，在描述器件的結構時，當將一層、一個區域稱為位于另一層、另一個區域“上面”或“上方”時，可以指直接位于另一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。并且，如果將器件翻轉，該一層、一個區域將位于另一層、另一個區域“下面”或“下方”。
[0038]如果為了描述直接位于另一層、另一個區域上面的情形，本文將采用“A直接在B上面”或“A在B上面并與之鄰接”的表述方式。在本申請中，“A直接位于B中”表示A位于B中，并且A與B直接鄰接，而非A位于B中形成的摻雜區中。
[0039]在本申請中，術語“半導體結構”指在制造半導體器件的各個步驟中形成的整個半導體結構的統稱，包括已經形成的所有層或區域。
[0040]在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。
[0041]圖la至lc分別示出根據現有技術的瞬態電壓抑制器的等效電路圖、電容等效電路圖和結構不意圖。
[0042]如圖la所示，該瞬態電壓抑制器包括第一二極管D1、第二二極管D2以及齊納二極管ZD。第一二極管D1和齊納二極管ZD反向串聯連接在輸入輸出端子I/O和接地端子GND之間，即齊納二極管ZD的陽極與第一二極管D1的陽極連接，齊納二極管ZD的陰極與第一二極管D1的陰極分別連接至輸入輸出端子I/O和接地端子GND。第二二極管D2的陰極和陽極分別連接至輸入輸出端子I/O和接地端子GND。齊納二極管ZD和第一二極管D1提供正向導電路徑，第二二極管D2提供反向導電路徑。
[0043]進一步地，如圖lb所示，該瞬態電壓抑制器的第一二極管D1、第二二極管D2以及齊納二極管ZD分別等效為電容C1、C2以及CZ。由于齊納二極管ZD和第一二極管D1的串聯配置，電容C1和CZ串聯連接，然后與電容C2并聯連接。因此，正向導電路徑的電容小于第一二極管D1的電容。
[0044]該瞬態電壓抑制器的總電容CI/(] GND= C1*CZ/ (Cl+CZ) +C2，其中C I/0 SND表示輸入輸出端子I/O和接地端子GND之間的等效電容。由于齊納二極管ZD的電容遠大于第一與第二極管的電容，以及Cl ^ C2 ^ C，因此C"。■?2C。該瞬態電壓抑制器的總電容可以不再受到大電容的齊納二極管ZD的