一種硅基薄外延單resurf電平位移結構的制作方法
【技術領域】
[0001]本發明屬于半導體功率器件技術領域，具體涉及一種硅基薄外延單RESURF電平位移結構。
【背景技術】
[0002]高壓集成電路由低壓區和高壓區兩部分組成，功率集成電路中將高、低壓器件集成在同一芯片時，為實現將低端控制信號傳輸到高端的功能，常常不可避免地會有幾百伏甚至上千伏電壓的高壓互連線HVI跨過低壓器件、隔離區表面局部區域或者高壓器件的低壓部分。互連線上的高電勢會影響高壓結終端Si表面的電場分布，從而降低其耐壓。
[0003]高壓功率M0S柵驅動集成電路中通常需要高壓LDM0S完成高低壓間的電平位移功能，以滿足驅動高端功率開關的需求。高壓LDM0S通常采用自隔離技術，其漏極高壓互連線HVI (High Voltage Interconnect1n)跨過LDM0S源側，起著高、低端電路隔離作用的高壓結終端，稱為S型(Separate)電平位移結構。由于HVI為最高正電位，導致此兩區內電場急劇增大，使1000V級高壓集成電路(HVIC)的耐壓嚴重降低。為解決該問題，目前通常采用單層多晶浮空場板、雙層多晶浮空場板、改進的多浮空場板(modif ied-MFFP)、偏置多晶場板、卷形阻性場板(SRFP)等多種結構。上述結構中，高壓互連線HVI都跨過高壓結構的低電勢區，本質上并不能完全消除HVI所導致的擊穿電壓降低的問題，從而無法達到高壓結構的理想最高耐壓。
[0004]Niraj Ranjan等提出了一種新型的電平位移結構，詳見美國專利US5801418，其結構如圖1所示，其中，101為基于邏輯地的低端電路，102為基于浮動地的高端電路，103為連接器M0SFET，104為終端。將一對獨立的M0SFET耦合到高壓結終端中，高壓互連線并沒有跨過LDM0S及高壓結終端的低電勢區，因此避免了由于高壓互連線影響導致的擊穿電壓降低，從而達到高壓結構的最高耐壓。圖2為該新型電平位移結構的剖面圖，包括:P型襯底201，N型外延層202，兩個P型體區203和204，三個N+重摻雜區205、206和207，P+重摻雜區 208，P-resurf 區 209，P+sinker 210，低溫氧化層 211，場氧 212，金屬 213、213a、214、215，多晶硅216、217。該結構實現了電平位移的M0SFET耦合到高壓結終端中，通過這種巧妙的新型布局，傳統結構中不可避免地會直接跨過高壓結終端的高壓互連線被智能的屏蔽了。因此避免了由于HVI影響導致的擊穿電壓降低的問題，達到了高壓結構的最高耐壓，有效地節約了成本。但是，該電平位移結構應用于傳統硅基厚外延高低壓兼容工藝時，由于會采用大于20 μ m厚的外延層，形成PN結對通隔離的高溫過程時間較長，會產生更多的缺陷，導致芯片成品率降低；且由于長時間的擴散，隔離區存在大的橫向擴散，占用了較大的有效芯片面積。
【發明內容】
[0005]本發明針對【背景技術】存在的問題，提出了一種硅基薄外延單RESURF電平位移結構，以解決傳統厚外延技術熱過程時間長、結隔離橫向擴散大、厚外延后光刻標記模糊等不足。本發明電平位移結構能使源在中心的曲率終端表面電場不會過于集中，減少曲率對器件耐壓的影響；與現有曲率終端處理方式相比，本發明并未引入新的版次或工藝流程，成本較低，且其工藝兼容標準的CMOS工藝流程，實現了高壓集成電路電平位移結構的集成。
[0006]本發明的技術方案如下:
[0007]為了解決薄外延曲率效應引起的器件提前擊穿的問題，本發明提出了一種硅基薄外延單RESURF電平位移結構，如圖4所示，包括基于浮動地的高端電路402、終端403、LDM0S 401、第一彎道區405、第二彎道區404 ;對于第一彎道區405，增加漏極曲率半徑以達到耐壓需求；對于第二彎道區404，增大第二彎道區漂移區的長度，優化的漂移區長度將削弱曲率結的電場集中，避免電場線在源端集中，且將獲得更長的耐壓層，避免提前擊穿，從而提高彎道區擊穿電壓。
[0008]圖5為本發明硅基薄外延單RESURF電平位移結構中AA’剖面結構圖，包括P型襯底501，N型埋層502，N型外延層503，P型埋層504，高壓P阱505，第一 P型阱區506，第二P型阱區506a，第一 N型重摻雜區507，第二 N型重摻雜區507a，P型重摻雜區508 ;所述N型埋層502、N型外延層503和P型埋層504位于P型襯底501之上；高壓P阱505、第一 P型阱區506、P型重摻雜區508、第二 P型阱區506a和第二 N型重摻雜區507a位于N型外延層503之上；第一 N型重摻雜區507位于第一 P型阱區506之上；其中第一 P型阱區506位于高壓P阱505和P型重摻雜區508之間，P型重摻雜區508位于第一 P型阱區506和第二 P型阱區506a之間，P型阱區506a位于P型重摻雜區508和第二 N型重摻雜區507a之間；P型埋層504和高壓P阱505對通連接。本發明結構中HVI沒有跨過低的GND電位，其電位最多與高端電路中的最高電位相差一個低壓邏輯電路的電源電壓，使得高壓單RESURF結構能夠不受HVI的影響，從而達到最高耐壓。
[0009]進一步地，所述P型埋層504和高壓P阱505可由兩步工藝形成，即先形成P型埋層，再形成高壓P阱；也可以僅由P型埋層工藝或高壓P阱工藝一次形成。
[0010]進一步地，所述第二彎道區漂移區的長度可根據耐壓要求靈活調節。
[0011]進一步地，對于第二彎道區404，可在B側不變時，增大Η側曲率半徑，以增大第二彎道區的漂移區長度。
[0012]進一步地，對于第二彎道區404，可在Η側不變時，減小Β側曲率半徑，以增大第二彎道區漂移區的長度；Β側曲率半徑需保證基本耐壓需求。
[0013]進一步地，對于第二彎道區404，同時增大Β側和Η側的曲率半徑，且Η側曲率半徑比Β側曲率半徑增加得多，以保證增大第二彎道區漂移區的長度。
[0014]進一步地，對于第二彎道區404，在增大Η側曲率半徑時，減小Β側曲率半徑，以保證增大第二彎道區的漂移區長度；且Β側曲率半徑不能太小，需保證基本耐壓需求。
[0015]進一步地，本發明所述高壓電平位移結構也適用于薄外延雙RESURF結構。
[0016]進一步地，本發明所述高壓電平位移結構也適用于厚外延結構中。
[0017]本發明的原理如下:
[0018]在具有彎道區的高壓電平位移結構中，在第一彎道區405，通過增大漏極曲率半徑達到耐壓需求，這種方式實現簡單。圖6為漏在中心和源在中心兩種結構的耐壓隨曲率半徑的變化關系曲線。對于漏在中心的結構，僅通過增大曲率半徑，耐壓基本能達到800V以上；這是由于電力線從高電位出發終止于低電位，是由內向外擴散，通過大曲率半徑的PB/N-冶金結，可基本避免提前發生雪崩擊穿。對于源在中心的結構，僅通過增大曲率半徑，無法實現800V耐壓。圖7分別給出了曲率半徑為30微米時，第一彎道區及第二彎道區(B側)電勢分布圖，相鄰電勢線電勢差為40V。對于第一彎道區，漏在中心時，電勢線在漂移區內相對均勾分布，器件可以充分耗盡。
[0019]在具有彎道區的高壓電平位移結構中，對于第二彎道區404，N型漂移區耗盡層內的施主正電荷發出的電力線將終止于P型體區耗盡層內的受主負電荷。曲率源端的冶金結曲率半徑較小，導致該處電場集中，從而極易提前發生雪崩擊穿。
[0020]漂移區長度是影響器件耐壓特性的重要因素之一，器件的擊穿耐壓和漂移區長度的關系如圖8所示。器件耐壓整體隨漂移區長度的增加而增加，但當漂移區長度較小時，這一關系較為明顯，當漂移區長度增加到一定程度時，隨著漂移區長度的繼續增加，耐壓的改變較為平緩，直至逐漸達到最大值而不再增加。原因如下:當漂移區長度較短時，器件的縱向耐壓大于器件的橫向耐壓，在器件發生擊穿時仍未發生縱向擊穿，而橫向耐壓由漂移區的長度直接決定，隨著漂移區的變大而增加，所以器件的擊穿電壓隨著漂移區長度的增加而明顯增大；當漂移區長度增加到一定程度時，器件的橫向耐壓超過了器件的縱向耐壓，此時器件的擊穿電壓主要由縱向耐壓決定，縱向耐壓主要由外延層的厚度、摻雜濃度，襯底層的摻雜等參數決定，漂移區長度的影響微乎其微，因此器件耐壓不再隨漂移區長度的增加而增加。圖9給出了第二彎道區漂移區長度為130微米時的電勢分布圖。由圖9可知，器件擊穿時，表面電勢分布較為均勻，實現了 834V的擊穿電壓。
[0021]本發明的有益效果為:本發明在保證直道區達到耐壓的條件下，增大了第二彎道區漂移區的長度，使得彎道區的擊穿電壓大大提高，降低了曲率效應對器件耐壓的影響。本發明與傳統高壓電平位移結構版圖相比，適用于薄外延工藝，且未引入新的版次或工藝流程，成本較低。
【附圖說明】
[0022]圖1是【背景技術】中的新型電平位移結構示意圖；
[0023]圖2是【背景技術】中的新型電平位移結構的剖面圖；
[0024]圖3是漏在中心與源在中心兩種結構示意圖；
[0025]圖4是本發明提供的硅基薄外延單RESURF電平位移結構示意圖；
[0026]圖5是本發明提供的硅基薄外延單RESURF電平位移結構沿AA’面剖面圖；
[0027]圖6是漏在中心與源在中心兩種結構的曲率半徑與擊穿電壓的關系示意圖；
[0028]圖7是本發明第一彎道區與第二彎道區的電勢分布圖；
[0029]圖8是漂移區長度與擊穿電壓的關系示意圖；
[0030]圖9是第二彎道區漂移區長度為130微米時LDM0S的電勢分布圖；
[0031]圖10是本發明實施例1提供的硅基薄外延單RESURF電平位移結構示意圖；
[0032]圖11是本發明實施例2提供的硅基薄外延單RESURF電平位移結構示意圖；
[0033]圖12是本發明實施例3提供的硅基薄外延單RESURF電平位移結構示意圖。
【具體實施方式】
[0034]為了使本發明所要解決的技術問題、技術方案及有益效果更加清楚明白，以下結合附圖及實施例，對本發明做進一步詳細說明。應當理解，此處所描述的具體實施例僅用以解釋本發明，并不用于限定本發明。
[0035]電平位移結構用于薄外延工藝時，兩個彎道區曲率半徑相對厚外延層會變小，導致該處出現電場集中，極易