用于半導體器件的接觸及其形成方法
【專利說明】用于半導體器件的接觸及其形成方法
[0001]相關串請的交叉引用
[0002]本申請涉及下列共同未決并且共同轉讓的專利申請:序列號N0.13/932，851，代理檔案號N0.1NF 2010P 50393US01，提交于2013年7月I日；序列號N0.12/833，755，代理檔案號N0.1NF2010P 50393，提交于2010年7月9日，美國專利8，487，440，所述申請通過引用合并于此。
技術領域
[0003]本發明大致涉及半導體器件，并且在具體實施例中涉及用于半導體器件的接觸及其方法。
【背景技術】
[0004]半導體器件使用在很多電子設備以及其他應用中。半導體器件包括通過以下方式在半導體晶片之上形成的集成電路:在半導體晶片上沉積多種類型的材料薄膜并且對所述材料薄膜進行構圖從而形成集成電路。
[0005]半導體器件通過前側接觸和背側接觸耦合到外部電路。形成具有低電阻和良好的機械性能的背側接觸是集成電路的挑戰之一，尤其是隨著封裝尺寸按比例縮小更是如此。
【發明內容】
[0006]根據本發明的實施例，一種形成半導體器件的方法包括提供半導體襯底，所述半導體襯底具有與頂表面相對的底表面，在頂表面上布置有電路。所述方法進一步包括在所述半導體襯底的底表面之上形成包括第一金屬的第一金屬層。所述第一金屬層通過在沉積粘合增進劑之后沉積第一金屬而形成。
[0007]根據本發明的替代實施例，一種形成半導體器件的方法包括清洗半導體襯底從而暴露半導體襯底的半導體材料。所述半導體材料暴露在所述半導體襯底的基本上整個主表面之上。在不破壞真空的情況下，在引入粘合增進劑之后沉積金屬層。在金屬層中的金屬與半導體襯底的半導體材料形成硅化物。
[0008]根據本發明的替代實施例，一種半導體器件包括布置在半導體襯底的頂表面之上的金屬化層。所述半導體襯底具有與頂表面相對的底表面。在半導體襯底的底表面處布置粘合增進劑。在所述半導體襯底的底表面之上布置金屬硅化物層。所述金屬硅化物層圍繞所述粘合增進劑形成。在所述金屬硅化物層和粘合增進劑之上沉積第一金屬層。所述第一金屬層的金屬與金屬硅化物層的金屬相同。
【附圖說明】
[0009]為了對本發明及其優勢有更為全面的理解，現結合附圖參考下述描述，其中:
[0010]圖1A-圖1D描述了根據本發明實施例的半導體器件，其中圖1A描述了橫截面圖，圖1B描述了放大的橫截面圖，圖1C描述了放大的頂視圖，并且圖1D描述了頂視圖；
[0011]圖2描述了根據本發明實施例的在前側形成器件之后的半導體器件的橫截面圖；
[0012]圖3描述了根據本發明實施例的在前側處理之后的半導體器件的橫截面圖；
[0013]圖4描述了根據本發明實施例的在清洗襯底的背側從而去除自然氧化物和雜質之后的半導體器件的橫截面圖；
[0014]圖5描述了根據本發明實施例的在形成背側金屬化層用于接觸襯底之后的半導體器件的橫截面圖；
[0015]圖6描述了根據本發明實施例的在襯底的背側沉積第一金屬層之前用于清洗背表面的等離子體蝕刻工具；
[0016]圖7描述了根據本發明實施例的用于在襯底的背側形成第一金屬層的物理氣相沉積系統；
[0017]圖8描述了示出根據本發明實施例的連續粘合增進劑的背側金屬化層的放大的橫截面圖；
[0018]圖9A描述了所加入的鋁劑量比對在第一金屬層和襯底之間的接觸電阻的變化的示意圖；
[0019]圖9B描述了根據本發明實施例的硅化鈦、鋁以及鈦的示意性劑量變化；以及
[0020]圖10描述了示出本發明應用于與淺結的接觸的本發明的替代實施例。
【具體實施方式】
[0021]下面詳細描述各種實施例的實現和利用。然而應當理解的是，本發明提供了可以在多種特定的上下文中實施的多種可應用的發明概念。所討論的特定實施例僅僅描述了實現和利用本發明的特定方式，并不限制本發明的范圍。
[0022]將就特定上下文下的各種實施例來描述本發明，也就是用于半導體器件的背側接觸。然而本發明也可以應用于其他類型的器件和接觸。
[0023]在晶片的背表面處形成機械上穩定的接觸對于形成接觸而言非常重要。傳統上，在硅襯底和鈦之間的界面處使用鋁層用于接觸形成。然而，鋁容易被腐蝕并且易于受尖峰(金屬尖峰)影響，因此無法用于小封裝。此外，針對接觸淺結而言，鋁的表面粗糙度可能導致跨越結的短路。另外較之于例如鈦的其他金屬層而言，鋁層增加接觸電阻。
[0024]可替代地，為了避免這些問題，在清洗晶片表面之后沉積鈦層。然而，當沉積鈦層的厚層時，鈦層可能不具有所需要的與襯底的機械粘合并且可能由于分層、剝離或其他而產生缺陷。
[0025]已經發現氫等離子體清洗用以改進硅化鈦層的形成，尤其是當不執行接下來的高溫退火時。然而，如果在鈦沉積之后需要接下來的高溫退火(例如，出于其他原因)，則氫等離子體清洗不足以產生具有與襯底的良好粘合的鈦層。換句話說，如果在鈦沉積之后接著進行了高溫退火，那么鈦層可能有時容易分層，即使在鈦沉積之前預先進行了氫等離子體預清洗。例如，發明人已經發現如果執行了高溫退火(例如，在375°或更高)，那么隨著退火的熱預算的增加，(例如利用膠帶測試所測量的)粘合強度逐漸惡化。發明人利用透射電子顯微鏡法觀察到在鈦和硅之間形成有五到十個原子層的多晶TiSi層。發明人假定高溫退火會使該多晶TiSi層降級從而導致不佳的粘合。
[0026]在各種實施例中，本發明通過利用粘合增進劑克服了這些以及其他的問題，所述粘合增進劑改善了例如鈦層的厚金屬層的機械粘合而不會使得接觸電阻降級。換句話說，粘合增進劑被設計為不對接觸的電氣電阻產生影響。具有優勢地，無需任何顯著的成本增加或者前側金屬化或器件的降級就可以實現該改善。
[0027]正如將在本發明的各個實施例中所描述的，當在鈦和硅之間使用了粘合增進劑(例如，薄鋁層、碳、氧化硅)時，即使緊接著執行了高溫退火，粘合也極大地得到改善。例如，當沉積的粘合增進劑的劑量非常低時，則粘合增進劑可以不再形成為連續的層而是可以形成島狀結構，這使得其不會在電氣性能中發揮作用。
[0028]首先利用圖1對本發明的結構性實施例進行描述。將利用圖2-圖5對用于制造半導體器件的方法進行描述。利用圖6和圖7對實現本發明實施例的工藝工具進行描述。利用圖8-圖10對附加的結構性實施例進行描述。
[0029]圖1A-圖1D描述了根據本發明實施例的半導體器件。圖1A描述了橫截面圖，圖1B描述了放大的橫截面圖，圖1C描述了放大的頂視圖，并且圖1D描述了頂視圖。
[0030]圖1A描述了具有襯底200的半導體器件10的橫截面圖。所述襯底200包括頂表面202和相對的底表面203。在各種實施例中，襯底200包括硅或其他包括例如Ge、InSb,GaAs、GaN、InP、SiGe或SiC的復合半導體的半導體材料。襯底200還可以包括絕緣襯底上的半導體，例如絕緣體上硅(SOI)和異質外延層。在各種實施例中，所述襯底200可以包括一個或多個外延層。
[0031]襯底200包括與頂表面202相鄰的器件區域204。所述器件區域204可以包括有源電路并且可以包括晶體管、電阻器、電容器、電感器或其他用于形成集成電路的組件。在各種實施例中，器件區域204可以包括多個器件(集成電路)或分立的器件。在器件區域204中的器件可以采用適當的方式進行分離，例如包括隔離槽以及諸如阱隔離的摻雜方案。
[0032]在一個或多個實施例中，器件區域204包括垂直晶體管。例如，襯底200可以包括一個或多個在頂表面202處具有源極接觸和柵極接觸并且在底表面203處具有漏極接觸的功率晶體管。
[0033]多個金屬化層布置在器件區域204之上并且形成后段制程(BEOL)層275。BEOL層275可以包括多層級的金屬線和過孔，其共同將器件204之內的器件進行互連并且提供到外部電路或襯底200之上的相鄰電路的電氣連接。基于在半導體襯底200的器件區域中的器件類型來選擇BEOL層275內的金屬層級的數目。例如，在邏輯器件之上的BEOL層275可以包括很多銅層，例如，九層或更多層。在例如DRAM的存儲器器件或模擬器件中，金屬層級的數目可以更少并且可以是鋁的。BEOL層275以及半導體襯底200的器件區域共同形成完整的功能性集成電路。換句話說，芯片的電氣功能可以通過互連的有源電路來完成。
[0034]可以在BEOL層275之上形成鈍化層290從而保護BEOL層275并且使BEOL層275鈍化。鈍化層290可以包括接合焊盤292從而將外部電路連接到BEOL層275。可代替地，可以形成其他類型的接觸，包括凸點下金屬化(UBM)以及/或者再分配線(RDL)，從而適當地將外部電路連接到BEOL層275。
[0035]參照圖1A，襯底200還包括在底表面203之上的背側金屬化。所述背側金屬化可以用來形成焊料接觸或擴散接合。背側金屬化可以用來創建到半導體襯底200的電氣接觸。所述接觸可以用來通過UBM或RDL耦合到貫穿襯底的過孔(TSV)用于芯片堆疊，以及/或耦合到散熱器。
[0036]在各種實施例中，襯底200的底表面203