一種雙位sonos存儲器及其編譯、擦除和讀取方法
【技術領域】
[0001]本發明涉及半導體存儲器技術領域，更具體地，涉及一種雙位SONOS存儲器及其編譯、擦除和讀取方法。
【背景技術】
[0002]對于NOR閃存記憶單元，限制其尺寸繼續縮減的最重要因素是柵長的進一步縮短。這主要是由于NOR閃存記憶單元所采用的溝道熱電子(CHE)注入的編譯方式要求器件漏端有一定的電壓，而這一電壓對源漏端的穿透有很大的影響。因此，對于短溝道器件來講，溝道熱電子(CHE)注入方式并不適用。另外一個問題是與NAND和AND數據存儲器件相比，NOR閃存受到了編譯率的限制。根據文獻“G.Servalli，et al.，IEDM Tech.Dig.，35_1，2005”預測，傳統閃存結構柵長縮小的物理極限是130nm。
[0003]Shuo Ji Shukuri 等人發表的文章“A 60nm NOR Flash Memory Cell TechnologyUtilizing Back Bias Assisted Band-to—Band Tunneling Induced Hot ElectronInject1n (B4_Flash) ” 提到了 B4_Flash Memory 器件尺寸縮小的原理:
[0004]請參閱圖1a?圖lc，圖1a?圖1c是一種現有的P溝道B4_Flash Memory的原理示意圖，其顯示在背柵偏壓協助下的BTBT-HE(帶帶隧穿熱電子)產生模型。其中，圖1a表明BTBT-HE產生需要經過兩個步驟:(I)BTBT的產生靠柵極電壓Vg和漏端電壓Vd所產生的垂直電場Vg-Vd來控制；(2)已經產生的耗盡層(deplet1n layer)中的BTBT電子由漏端電壓Vd和襯底偏壓Vb所產生的結電場(Vd-Vb)來加速。源端因為加了 1.8V的電壓Vs,結電場和垂直電場都被削弱，導致編譯被抑制。在這樣的背柵偏壓對BTBT-HE加速的協助下，源漏端的電壓差可以很小，這樣可以保證器件尺寸能夠縮小。圖1b為漏端的能帶圖，圖1c為源端的能帶圖，可見BTBT被1.8V的源端電壓所抑制。
[0005]現有的B4-Flash技術是p溝道閃存，它存在的問題是:當關鍵尺寸縮小到60nm以下時，工藝制造將變得困難，例如會遇到無法解決的擦除飽和等問題。
[0006]S0N0S (Si Iicon-Oxide-Nitride-Oxide-Si I icon,娃-氧化物-氮化物-氧化物-硅)是一種和閃存聯系較為緊密的非易失性存儲器。它與主流閃存的主要區別在于，它使用了氮化硅(Si3N4)、而不是多晶硅來充當存儲材料。它的一個分支是SHINOS(硅-高電介質-氮化物-氧化物-硅)。S0N0S允許比多晶硅閃存更低的編譯電壓和更高的編譯-擦除循環次數，是一個較為活躍的研究、開發熱點。
[0007]S0N0S相對于傳統浮柵晶體管閃存，有著更好的數據保持特性，氮化硅層是局域化的電荷存儲單元，與傳統浮柵晶體管利用導體多晶硅存儲電子不同，在氧化層有少量缺陷時，不會造成全部數據的突然丟失。
[0008]傳統的多位存儲技術簡介:存儲器存儲單元依靠浮柵中存貯的電子數不同區分O和1，具有較高的可靠性，在高達le5的擦除周期時，存儲器存儲單元的閾值電壓差仍能達到4V。這一特點使采用multiple level cell (多位存儲)技術成為可能。所謂multiplelevel cell技術，就是根據存儲器存儲單元浮柵中所存儲電子數量的不同，將其劃分為四個等級，用于分別代表00、01、10、11四個存儲狀態，實現一個cell (單元)存儲兩位數據。原始的single level cell技術，浮柵中電子數約為250個，閾值電壓處于較低的水平，代表存儲狀態I ;而電子數為4000到6000個時，閾值電壓較高，代表存儲狀態O。而multiplelevel cell技術，除原來的兩種情況分別代表存儲狀態00和11外，新加入了兩個中間值，即電子數為1500到2500代表存儲狀態00，電子數為3000到3500代表存儲狀態10。這樣就實現了在一個cell里存儲兩位數據，較原來在集成度上有了成倍的提高。
[0009]可是，傳統的浮柵多位存儲技術有其固有缺陷:
[0010]第一，要求穩定的電荷存儲。multiple level cell技術四個狀態之間電荷數相差比較小，所以對漏電率要求更高，大約要求漏電率小于I個電子每天；
[0011]第二，要求精確的讀數據電路。multiple level cell技術要求更高的電荷感應以區分00、01、10、11四個狀態，一般要通過很復雜的電路來實現，所以讀取速度也較慢；
[0012]第三，要求精確的電子注入機制。multiple level cell技術要求注入浮柵的電子數更加精確，而且要進行更加復雜的驗證，確保存儲數據的正確性，所以電路結構更加復雜，寫入與擦除的速度也較慢。
[0013]C.C.Yeh 等人 2002 年于 IEDM 發表的文章“PHINES:A Novel Low Power Program/Erase, Small Pitch, 2_Bit per Cell Flash Memory”第一次提出了一種利用BTBTHHI (Bandto Band Tunneling Hot Hole Inject1n，帶帶隧穿熱空穴注入)編譯，并且利用溝道FN擦除(Channel FN Erase)的閃存器件。據該文報道，BTBTHHI和Channel FN擦除是一種低功耗的編譯擦除方式。
[0014]反向讀取操作由Boaz Eitan 等人于 2000 年在 IEEE ELECTRON DEVICE LETTERS發表的文章NR0M:A Novel Localized Trapping, 2~Bit Nonvolatile Memory Cell 首次提出，利用在源端加1.5V電壓的DIBL效應(Drain Induced Barrier Lowering，漏致勢皇降低效應)可以降低源端的勢皇，這樣可以讓漏端Bitl(存儲位I)處存儲的電荷對閾值電壓窗口的變化的影響起到決定性作用，即可以讀出Bitl的狀態。讀取Bit2(存儲位2)的狀態也是同樣原理。
[0015]本發明將利用上述文獻，對現有技術存在的溝道熱電子注入編譯功耗高、S0N0S尺寸難以進一步縮小的問題，以及傳統浮柵多位存儲技術存在的電路結構復雜，讀取、寫入、擦除速度較慢，對可靠性要求較高的缺陷進行優化改進。
【發明內容】
[0016]本發明的目的在于克服現有技術存在的上述缺陷，提供一種雙位S0N0S存儲器及其編譯、擦除和讀取方法，可解決現有溝道熱電子注入編譯時功耗高的問題，并可解決傳統浮柵多位存儲技術存在的電路結構復雜，讀取、寫入、擦除速度較慢，對可靠性要求較高的缺陷。
[0017]為實現上述目的，本發明的技術方案如下:
[0018]一種雙位S0N0S存儲器，包括:
[0019]P型硅襯底，所述襯底中具有N型摻雜的源端、漏端和N溝道；以及
[0020]建立在所述源端、漏端之間的所述襯底上的柵極結構，所述柵極結構自下而上依次包括第一二氧化硅層、氮化硅層、第二二氧化硅層和多晶硅控制柵，所述氮化硅層包括靠近漏端側的第一存儲位和靠近源端側的第二存儲位，用于存儲電荷；
[0021]其中，當所述第一存儲位編譯時，通過對所述控制柵施加負的柵極電壓，對所述漏端施加正的漏端電壓，對所述源端接地，對所述襯底施加負的襯底偏壓，在所述控制柵與漏端之間交疊區耗盡層產生的電勢差使漏端電子能帶彎曲，引起空穴的從價帶量子隧穿到導帶的帶帶隧穿效應，隧穿到導帶的空穴在負的襯底偏壓引起的耗盡區的電場作用下被加速，在靠近漏端處的耗盡層邊緣獲得足夠的能量克服襯底硅與第一二氧化硅層之間勢皇，注入到氮化硅層的第一存儲位導致閾值電壓降低完成編譯；當所述第二存儲位編譯時，通過對所述控制柵施加負的柵極電壓，對所