形成器件下互連結構的方法
【專利說明】
【背景技術】
[0001 ] 隨著微電子封裝技術推進較高的處理器性能，器件的尺寸持續縮小。器件內的互連布線已經成為了在設計具體單元版圖設計的構成塊或單元方面的限制因素。最終的單元尺寸被限制的一種方法是通過對互連布線的設計/放置進行限制來實施的。
【附圖說明】
[0002]雖然說明書以具體指出并明顯要求某些實施例的權利要求結束，但當結合附圖閱讀時，可以從本發明的以下描述中更容易地確定這些實施例的優點，在附圖中:
[0003]圖1a-1f表示根據各個實施例的結構的橫截面視圖。
[0004]圖2a_2b表不根據實施例的結構的橫截面視圖。
[0005]圖3表示根據實施例的結構的橫截面視圖。
[0006]圖4表不根據實施例的結構的橫截面視圖。
[0007]圖5表示根據實施例的系統的示意圖。
【具體實施方式】
[0008]在下面的詳細描述中參照了附圖，這些附圖以說明的方式示出了可以實施方法和結構的具體實施例。充分詳細地描述了這些實施例，以使得本領域技術人員能夠實施這些實施例。要理解的是，盡管各個實施例不同，但它們不必互相排除。例如，在不脫離實施例的精神和范圍的情況下，本文結合一個實施例所描述的具體特征、結構或特性可以在其它實施例中實現。此外，要理解的是，在不脫離實施例的精神和范圍的情況下，可以對每個所公開的實施例內的獨立元素的位置和布置進行修改。因此，下面的詳細描述并不是在限制性意義上進行理解，并且實施例的范圍僅僅由適當地進行解釋的所附權利要求以及權利要求所賦予的等同方式的全部范圍來定義。在附圖中，貫穿數個視圖，類似的標記可以指代相同或相似的功能部件。
[0009]描述了形成并利用微電子結構(例如器件下互連結構)的方法以及相關聯的結構。這些方法/結構可以包括在第一襯底中形成器件層，在第二襯底中形成至少一個布線層，并且隨后將第一襯底與第二襯底耦合，其中，將第一襯底接合到第二襯底。本文所公開的各個實施例的結構實現了微電子器件單元版圖的單元尺寸的減小。
[0010]圖1a-圖1d示出了形成微電子結構的實施例的橫截面視圖，所述微電子結構例如是具有互連結構(例如在器件層下方設置布線層)的器件。在實施例中，器件100 (可以包括微電子管芯和/或3D單片管芯)例如可以包括第一部分102和第二部分106。第一部分102可以包括布線層/互連結構101，并且通常可以包括電源布線結構。在實施例中，第一部分102可以不包括多層晶體管106。在實施例中，第一部分102可以包括電容器和電感器。第二部分106可以包括諸如晶體管、電阻器和電容器之類的電路元件。第二部分106例如可以包括層間介電材料115、113和金屬層(例如，金屬層109、111)。在實施例中，第二層106可以包括器件層。在實施例中，封裝基板可以耦合到器件100。在實施例中，熱沉可以耦合到器件。
[0011]可以由中間部分104將器件100的第一部分102和第二部分106彼此間隔開。在實施例中，中間部分104可以包括接合層，例如包括氧化物到氧化物、金屬到金屬和硅到硅接合區域的區域。在實施例中，中間部分104可以包括兩層，已經對這兩層進行了層轉移以變成接合在一起。在實施例中，第二部分106可以包括再結晶部分，并可以包括阿爾法硅材料。在實施例中，第一部分102可以包括單晶硅材料或其它單晶半導體材料。在實施例中，相比于設置在第二部分106中的布線，第一部分102可以包括用于長距離配線資源的至少一條較寬信號布線以及較低的RC。在實施例中，第二部分106可以包括比第一部分102的高度低的高度。
[0012]在實施例中，互連結構101可以包括電源互連結構、地互連結構和信號互連結構中的至少一個互連結構101。在實施例中，第二部分106可以包括阿爾法硅材料，并且第二部分102可以包括非阿爾法硅材料。在實施例中，第二部分106可以包括電路元件。在實施例中，第一部分102可以包括在大約30微米到大約750微米之間的厚度112，并且第二部分106可以包括大約I微米到大約10微米的厚度110。在實施例中，第二部分包括諸如晶體管、電阻器和電容器之類的電路元件，其中，第一部分102包括在第二部分106下方的電源布線。在實施例中，第一部分102包括不多于一層金屬。在實施例中，第一部分102包括電源布線、地布線和I/O布線中的一個。在實施例中，第二部分106的布線比第一部分102的布線薄，并且設置在第一部分102中的布線的厚度提供電力傳輸。
[0013]在實施例中，實質上所有的電源和輸入/輸出(I/O)可以通過設置在第二部分106上的導電凸塊互連件來進行傳輸。在實施例中，可以在第二部分106的頂面上設置I/O凸塊124，Vss凸塊122和Vcc凸塊126 (圖lb)。在實施例中，頂面可以包括凸塊側120，在某些情況中其可以包括C4凸塊側。在實施例中，Vss和Vra中的一個可以耦合到設置在第一部分102中的布線層。在實施例中，僅有Vss或Vee中的一個可以被驅動到/導電地耦合到互連結構/布線層101，該互連結構/布線層101被設置在第二部分106下方的第一部分102中，然而Vss或Vee中的另一個并不與布線層耦合。在實施例中，熱沉側121可以被設置為與凸塊側120相對。
[0014]在另一個實施例中，第二部分106可以包括實質上所有的電源和1/0，這些電源和I/O通過前面的部分106上的導電互連件/凸塊來傳輸。Vss 123和Vcc 125兩者可以被驅動到設置在第一部分102中的金屬層/布線互連結構123、125或者與金屬層/布線互連結構123、125相親合(圖1c)。在實施例中，可以在第一部分102中設置mim電容器(在實施例中，其可以包括具有兩個電板以及在它們之間的介電材料的平行板電容器)ο還可以在第一部分102中包括電感器，其可以包括螺旋電感器、包括磁性材料的電感器以及通常被設置在器件層102下方的無源材料。在另一個實施例中，I/O和Vcc可以通過第二部分106來傳輸，第二部分106可以包括封裝側(圖1d)。Vss 126可以被驅動到設置在第一部分102中的布線層互連件123或者與布線層互連件123相耦合。Vss(其可以是地Vss)可以通過凸塊/互連件129來傳輸，凸塊/互連件129接觸接地的熱沉130。或者，可以將Vss和V。。互換，并且，熱沉130可以隨后處于Vee電勢而不是地。
[0015]在另一個實施例中，I/O信號可以通過器件100的一側上的凸塊來傳輸，并且Vcc和Vss電源可以通過在器件100的另一側上的凸塊來傳輸(圖1e)。例如，I/O凸塊124可以被設置在第二部分106上，并且Vcx 126和Vss 122可以被設置在第一部分102上。電力可以通過第一襯底102上的凸塊來傳輸。在另一個實施例中，第一部分102上的凸塊可以傳輸I/O 124、Vss 122和Vcc 126 (圖1f)。沒有信號能夠在與1/0、Vss和V 相對的側(其可以包括第二部分側)處進行傳輸，并且相對側可以包括熱沉。在實施例中，I/O可以通過導電結構133親合到第一部分，并且第二部分106可以包括熱沉側121。
[0016]圖2a_圖2b描述了形成包括布線互連結構的器件的方法，所述布線互連結構位于所述器件的下方。在實施例中，第一襯底202可以包括導電互連線201，舉例而言，例如布線201。在實施例中，第一襯底202可以包括第一接合層214。在實施例中，第一襯底202可以包括與其形成互連件/布線結構201的任何適當的材料。在實施例中，第一襯底202可以包括在絕緣體上硅材料、非硅材料、單晶硅材料和多晶硅材料。
[0017]第二襯底240可以包括器件層206