半導體部件的制作方法
【專利說明】半導體部件
[0001]本申請是申請日為2010年8月25日、申請號為201010510520.9、發明名稱為“半導體部件”的發明專利申請的分案申請。
技術領域
[0002]本發明的實施例涉及一種具有溝道區的半導體部件。
【背景技術】
[0003]在工作期間，半導體部件因為在高電壓同時具有的高電流密度而被加熱。這種加熱可以是比較均勾的，或是因為電流絲化(filamentat1n)而限定于局部。
[0004]當半導體部件工作在所謂的穩定溫度點之下時，電流絲化可發生在足夠高的電壓下，并可導致半導體部件的破壞。
[0005]因此，為了防止過度加熱和電流絲化，例如正向電流、dl/dt、dU/dt、溫度等等電學參數通常被恰當地限定，以在工作期間不超過安全范圍(S0A范圍)。一方面，這限制了半導體部件性能的可能改進，而另一方面，對使用該半導體部件的選擇被限制了，特別是當考慮要求半導體部件更耐用的干擾時。
[0006]保護半導體部件不被過度加熱的一種可能是在半導體部件中安裝一個或多個溫度傳感器并基于來自溫度傳感器的測量結果而將半導體部件的柵電壓在超過特定閾值溫度時下調至較低的值。但是，這導致半導體部件中的以及對于溫度估計和柵電壓調節的復雜度提高。此外，因為溫度源和溫度傳感器之間的物理間距，必須預料到溫度信號中的某一延遲時間。
【發明內容】
[0007]一個實施例涉及一種半導體部件，其具有半導體主體、在半導體主體中的溝道區、與溝道區相鄰的溝道控制電極、以及在溝道區和溝道控制電極之間的介電層，其中該介電層包括具有負溫度系數的相對介電常數
[0008]由于介電常數也支配在溝道區內流動的電流，當存在由于與電流相關的溫度增加而引起部件的過量電流絲化的危險時，溝道區內的電流可由于介電常數\的負溫度系數而減小。介電常數的負溫度系數意味著介電常數隨著溫度上升而下降。但是，當溫度上升時介電常數下降，這意味著當溝道控制電極上的柵電壓保持恒定時形成的溝道在溝道區內較弱且具有較高的電阻，且通過溝道的電流因此而減小，源一漏電壓保持恒定。這使得可能抵消半導體部件中與電流相關的溫度的上升。
[0009]介電層可至少部分地包括順電物質(paraelectric substance)。
[0010]該順電物質可為來自BaxSr1 _xT1#P /或KTaO 3的材料。另外的實施例是針對具有鐵電物質的介電層。鐵電物質的居里溫度Tc例如是Tc〈220K。居里溫度應該在部件被使用的溫度范圍(例如在220K和550K之間)之下，因為否則的話在到鐵電狀態的轉變的情況下可能發生不期望的效應，例如在沒有正柵極電壓下溝道就接通。
[0011]—個實施例提供由具有由介電材料組成的至少兩個子層的層堆組成的介質層。舉例來說，電容的溫度相關性也可通過這些子層的介電常數的溫度相關性以及厚度比率來精確調節，因此允許了廣范圍使用。至少一個子層可由S12組成。此外，S12子層例如可與溝道區相鄰定位，以便防止不期望的的界面效應。中心子層被設置在兩個外側子層之間是有利的。這種情況下，中心子層可為導電層。這是有利的，例如可能防止兩個外側子層之間的界面帶電。為此，中心子層例如可由金屬、硅化物或多晶硅組成。外側子層由介電材料組成也是有利的。至少一個子層可使用相對介電常數ε ^具有負溫度系數的介電材料來形成。
[0012]依照一個實施例，溝道區以第一導電類型摻雜，在每種情況下以在半導體主體中的第一半導體區和半導體主體中的第二半導體區之間的第二導電類型的摻雜設置。
[0013]溝道區可為MOSFET、IGBT或EST (發射極開關晶閘管)的部分。
[0014]依照一個示例性實施例，介電層沿著溝道區被設置在的半導體主體的主表面上，而溝道控制電極至少沿著溝道區被設置在介電層的與主表面相對的表面上。可選地，溝槽形成在半導體主體中，介電層沿著溝道區被至少設置在溝槽的側壁上，且溝道控制電極至少沿著溝道區被設置在溝槽中的介電層上。
[0015]依照另一個實施例，介電層在500Κ溫度下具有的相對介電常數比介電層在300Κ溫度下的相對介電常數ε r至少小20%。
[0016]在另一個示例性實施例中，介電層具有范圍從eySnm至ε ^ΧδΟηπι的厚度，其中ε r為300K溫度下介電層的介電常數。
[0017]介電層的相對介電常數ε 1^可在第一溫度范圍內具有負溫度系數，而在第二溫度范圍內具有正溫度系數。
[0018]此外，介電層的相對介電常數可至少在220Κ和500Κ之間的第一溫度范圍內具有負溫度系數。
【附圖說明】
[0019]圖1示意性示出了半導體部件的截面圖，該半導體部件具有溝道區、溝道控制電極和設置在兩者之間的介電層。
[0020]圖2示出了圖1所示的半導體部件的一個示例性實施例的放大細節。
[0021]圖3示出了圖1所示的半導體部件的一個示例性實施例的放大細節。
[0022]圖4示意性示出了具有溝槽柵極的IGBT的一個示例性實施例的截面圖。
[0023]圖5示意性示出了具有溝槽柵極的IGBT的另外的示例性實施例的截面圖。
[0024]圖6示意性示出了平面IGBT的一個示例性實施例的截面圖。
【具體實施方式】
[0025]下文中將參照附圖來更詳細說明本發明的示例性實施例。但是，本發明并非限定在所述的特定實施例，而是可以合適方式進行修改和改進。為了實現依照本發明的另外的實施例，一個實施例的單個特征及特征的組合與另一個實施例的特征及特征的組合恰當地組合，仍落在本發明的范圍內。
[0026]在更詳細描述本發明實施例之前，需要注意的是圖中相同的元件被提供有相同或相似的參考標記，而這些元件將不再贅述。此外，附圖并非按照比例。主要方面事實上在于解釋基本原理。
[0027]圖1示意性顯示了半導體部件的截面圖。半導體部件具有半導體主體1、半導體主體中的溝道區2、與溝道控制區2相鄰的溝道控制電極3、以及在溝道區2和溝道控制電極3之間的介電層4。介電層4具有相對介電常數\，其至少在半導體部件的工作溫度范圍內具有負溫度系數，該半導體部件的工作溫度范圍通常為220K至500K的范圍內。溫度系數在不同溫度范圍內也可變化，例如介電常數可在第一溫度范圍內具有負溫度系數，而在第二溫度范圍內具有正溫度系數。
[0028]如圖1例子所示，溝道區2可被設置在半導體主體I中的第一半導體區5和半導體主體I中的第二半導體區6之間。這種情況下，第一半導體區5和第二半導體區6通常形成MOSFET的源極和漏極。第一半導體區5和第二半導體區6例如是以第二導電類型摻雜，而溝道區2通常以與第二導電類型互補的第一導電類型摻雜。
[0029]溝道區2通常是MOSFET、IGBT (絕緣柵雙極晶體管)或EST (發射極開關晶閘管)的部分。
[0030]如圖1所示，介電層4可被沿著溝道區(柵極)2設置在半導體主體I的主表面7上，而溝道控制電極(柵極電極)3可被至少沿著溝道區2施加在介電層4的與主表面7相對的表面8上。
[0031]可選地，溝槽(未示出)也可形成在半導體主體I中，介電層4可沿著溝道區(柵極)2至少設置在溝槽的側壁上，而溝道控制電極(柵極電極)3可至少沿著溝道區2被附接在溝槽中的介電層4上。
[0032]與半導體部件類型(MOSFET、IGBT、EST、平面、溝槽等等)無關，介電層4具有相對介電常數ε y其至少在半導體部件的工作溫度范圍內具有負溫度系數，以便實現在升高溫度下半導體部件區域內局部電流減小的期望效應。具有負溫度系數的介電常數\意味著當溫度升高時介電常數減小，而具有正溫度系數的介電常數ε ^意味著當溫度升高時介電常數增大。由于介電常數也支配溝道區2和溝道控制電極3之間的電容，以及從而也支配例如在溝道區2中形成的反型溝道，這導致了當例如由于電流絲化而在半導體部件中溫度局部升高時反型溝道中的電流減小的期望效應，而在該區域內介電常數減小。
[0033]這使得阻止或限制作為焦耳損失的半導體部件的進一步自感應加熱成為可能。
[0034]以下等式定義了反型溝道中流過的電流的關系:
[0035]a)對于線性區(即 VD? (VG- Vt)):1 ?C (Vg- Vt) XVd
[0036]b)對于飽和區(例如短路電路情況下):I?C (Vg- V τ)2
[0037]C表示絕緣體的電容，Vt;表示柵電壓，Vt表示溝道閾值電壓，且Vd表示漏極電壓。隨著電容減小，閾值電壓增大。由于C?ε，如果介電常數ε隨溫度顯著減小，被加熱區域內實現了局部電流減小的期望效應。例如，在其中\?1/Τ的順電物質中正是這種情況。
[0038]因此，至少部分地包括寄生物質的介電層4可被施加在溝道區2和溝道控制電極3之間。
[0039]特別地，順電物質具有選自BaxSr1^T1