一種全包圍柵結構的制造方法
【技術領域】
[0001] 本發明涉及半導體制造領域，尤其涉及一種全包圍柵結構的制造方法。
【背景技術】
[0002] 半導體集成電路（IC)工業經歷了迅速的發展。在IC的發展過程中，通常增大了 功能密度（即每個芯片區域的互連器件的數量），而減小了幾何尺寸（即使用制造工藝可以 制造的最小器件或互連線）。這種按比例縮小的工藝優點在于提高了生產效率并且降低了 相關費用。同時，這種按比例縮小的工藝也增加了處理和制造 IC的復雜性。
[0003] 在尋求更高的器件密度、更高的性能以及更低的費用的過程中，隨著集成電路工 藝持續發展到納米技術工藝節點，一些制造廠商已經開始考慮如何從平面CMOS晶體管向 三維鰭式場效應管（FinFET)器件結構的過渡問題。與平面晶體管相比，FinFET器件由于改 進了對溝道的控制，從而減小了短溝道效應。制造和設計中的挑戰推動了 FinFET器件的發 展。目前，FinFET已出現在20nm技術代的應用中。盡管現有的FinFET器件以及制造 FinFET 器件的方法已大體上滿足了其預期目的，但并不是在所有方面都能夠完全令人滿意。
[0004] FinFET器件是一種多柵MOS器件。按照柵極數目的不同，可以將FinFET劃分為 雙柵FinFET、三柵FinFET以及可四面控制的全包圍柵（Gate-all-around)FinFET。其中， 雙柵FinFET具有兩個柵極，分別位于鰭體（Fin)的兩側，可以分別獨立控制鰭體的溝道電 流。在實際應用中，雙柵FinFET常用于要求具有低漏電流的核心邏輯電路。三柵FinFET 具有三個柵極，鰭體的兩側面各有一個柵極，另外一個柵極在鰭體的頂部。柵極及Fin (鰭） 通過其下方的絕緣層與襯底相隔離。三柵FinFET的Fin結構有的是在SOI (Silicon On Insulator，絕緣體上娃）上形成的，有的是直接從娃襯底上直接得到。三柵FinFET的好處 是，由于鰭體的三個側面都受到柵極的控制，所以比傳統的MOS結構能更好地控制有源區 中的載流子，提供更大的驅動電流，因而提高了器件性能。目前廣泛應用的FinFET器件，基 本上是三面控制的三柵FinFET。
[0005] 隨著對器件性能不斷提出的更高要求，催生了四面控制的全包圍柵結構 (Gate-all-around，請參考圖1所示）。具有全包圍柵極（Gate-all-around)結構的半導體 器件擁有有效地限制短溝道效應（Short channel effect)的特殊性能，正是業界在遵循摩 爾定律不斷縮小器件尺寸的革新中所極其渴望的。全包圍柵極結構中的薄硅膜構成的器件 溝道被器件的柵極包圍環繞，而且僅被柵極控制。除此之外，漏場的影響也被移除，所以器 件的短溝道效應被有效限制。由于構成器件溝道的硅膜與底部襯底之間最終需要懸空，因 此全包圍柵極器件的制造工藝也較為復雜。
[0006] 請參考圖IA和1B，現有技術中一種全包圍柵極結構的形成方法，包括：
[0007] 首先，如圖IA所示，在一半導體襯底形成氧化層和硅層，并刻蝕氧化層和硅層，以 形成溝道區鰭體以及溝道區氧化層；
[0008] 接著，如圖IB所示，移除溝道區氧化層，使得剩余的溝道區鰭體懸空于半導體襯 底上方；
[0009] 然后，形成全包圍懸空的溝道區鰭體的全包圍柵極結構。
[0010] 然而，上述現有全包圍柵極結構形成工藝中，工藝較為復雜，必須借助多層掩模和 光刻膠，而且移除溝道區氧化層時，對溝道區鰭體的影響較大，會使其缺陷增多，容易導致 器件失效，載流子也會受到應力過大的影響。
[0011] 因此，如何提供一種工藝簡單、可靠、低成本的全包圍柵極結構的制造方法，并保 證器件性能，是本領域技術人員亟待解決的技術問題之一。
【發明內容】
[0012] 本發明的目的在于提供一種全包圍柵結構的制造方法，能夠簡化工藝，降低成本， 同時能夠降低懸空溝道的缺陷。
[0013] 為解決上述問題，本發明提出一種全包圍柵結構的制造方法，包括以下步驟：
[0014] 提供形成有鰭體的半導體襯底，所述鰭體中形成溝道區，在所述半導體襯底表面 形成與鰭體頂部齊平的層間介質層；
[0015] 第一次回刻蝕所述層間介質層，以暴露出一定高度的溝道區鰭體；
[0016] 形成包圍暴露出的溝道區鰭體的頂部和側壁表面的三包圍保護層，所述三包圍保 護層僅覆蓋在鰭體周圍部分層間介質層表面上，且刻蝕比與溝道區鰭體和層間介質層均不 同；
[0017] 第二次回刻蝕所述層間介質層，以再次暴露出一定高度的溝道區鰭體；
[0018] 對所述再次暴露出的溝道區鰭體進行刻蝕，使三包圍保護層包圍的溝道區鰭體完 全懸空或者部分懸空，以獲得懸空溝道；
[0019] 形成全包圍懸空溝道暴露表面的全包圍柵極結構。
[0020] 進一步的，所述層間介質層為氧化娃、氮化娃或者氮氧化娃。
[0021] 進一步的，第一次回刻蝕所述層間介質層的深度不小于5nm。
[0022] 進一步的，所述三包圍保護層為鍺硅層或者碳硅層，采用外延生長工藝形成。
[0023] 進一步的，所述三包圍保護層的厚度不小于l〇A。
[0024] 進一步的，第二次回刻蝕所述層間介質層的深度不小于5nm。
[0025] 進一步的，采用干法刻蝕或濕法刻蝕對所述再次暴露出的溝道區鰭體進行刻蝕， 所述濕法刻蝕的刻蝕劑為有晶向選擇性的刻蝕劑。
[0026] 進一步的，對所述再次暴露出的溝道區鰭體進行刻蝕，使三包圍保護層包圍的溝 道區鰭體完全懸空或者部分懸空之后，去除所述三包圍保護層，以獲得懸空溝道。
[0027] 對所述再次暴露出的溝道區鰭體進行刻蝕后，使三包圍保護層包圍的溝道區鰭體 底部的多個區域懸空，以獲得多個懸空溝道。
[0028] 進一步的，提供形成有鰭體的半導體襯底的步驟包括：
[0029] 提供娃基底，刻蝕娃基底以形成立于基底表面的鑛體；
[0030] 對所述鰭體分別進行源區離子摻雜、漏區離子摻雜以及溝道區離子摻雜，以形成 源區、漏區以及溝道區。
[0031 ] 與現有技術相比，本發明提供的全包圍柵極結構的制造方法，先形成與鰭體頂部 齊平的層間介質層，在第一次回刻蝕層間介質層后，形成了刻蝕比不同的三包圍保護層來 對暴露出的溝道區鰭體進行三包圍保護，在第二次回刻蝕層間介質層后，對再次暴露的溝 道區鰭體進行刻蝕以使得三包圍保護層保護的溝道區鰭體懸空，進而獲得全包圍柵極結 構。在用于懸空的刻蝕過程中，三包圍保護層很好地保護了待懸空的溝道區鰭體的三個表 面，避免了懸空溝道表面不必要的缺陷產生，因此本發明的技術方案工藝簡單、可靠，成本 低，能夠提尚器件性能。
【附圖說明】
[0032] 圖IA至IB是現有技術中形成全包圍柵極結構方法的器件剖面結構示意圖；
[0033] 圖2是本發明具體實施例的全包圍柵極結構的制造方法流程圖；
[0034] 圖3A至3F是圖2所示方法中的器件剖面結構示意圖。
【具體實施方式】
[0035] 為使本發明的目的、特征更明顯易懂，下面結合附圖對本發明的【具體實施方式】作 進一步的說明，然而，本發明可以用不同的形式實現，不應只是局限在所述的實施例。
[0036] 本發明提出一種全包圍柵結構的制造方法，包括以下步驟：
[0037] S1，提供形成有鰭體的半導體襯底，所述鰭體中形成溝道區，在所述半導體襯底表 面形成與鰭體頂部齊平的層間介質層；
[0038] S2,第一次回刻蝕所述層間介質層，以暴露出一定高度的溝道區鰭體；
[0039] S3，形成包圍暴露出的溝道區鰭體的頂部和側壁表面的三包圍保護層，所述三包 圍保護層僅覆蓋在鰭體周圍部分層間介質層表面上，且刻蝕比與溝道區鰭體和層間介質層 均不同；
[0040] S4,第二次回刻蝕所述層間介質層，以再次暴露出一定高度的溝道區鰭體；
[0041 ] S5，對所述再次暴露出的溝道區鰭體進行刻蝕，使三包圍保護層包圍的溝道區鰭 體完全懸空或者部分懸空，以獲得懸空溝道；
[0042] S6,形成全包圍懸空溝道暴露表面的全包圍柵極結構。
[0043] 請參考圖3A，在步驟Sl中提供的半導體襯底300可以為體娃襯底、絕緣體上娃 (SOI)襯底、鍺硅襯底等，請采用光刻工藝，進行光刻膠的涂布、曝光和顯影，對所述半導體 襯底300頂層的硅層進行圖形化，并刻蝕形成鰭體（Fin) 301結構，形狀可加工成條狀、帶狀 或矩形塊狀，所述鰭體的高度為IOnm~lOOOnm，寬度為5nm~50nm。進一步的，對鰭體301 的硅進行源區離子摻雜、漏區離子摻雜以及溝道區離子摻雜，以在鰭體中形成源區、漏區以 及位于源漏區之間的溝道區，此外，還可以僅僅對鰭體進行溝道區離子摻雜，形成溝道區， 此種器件的源/漏區形成在鰭體兩側的半導體襯底300中。由于待形成的全包圍柵極結構 是形成在鰭體的溝道區位置，以下為了描述方便，對鰭體的溝道區稱為"溝道區鰭體"。
[0044] 請繼續參考3A，在步驟Sl中，先采用化學氣相沉積工藝在包含鰭體的整個半導體 襯底表面上形成層