圖案化的方法與圖案化的裝置的制造方法
【技術領域】
[0001]本發明是有關于一種半導體的工藝方法及裝置，且特別是有關于一種圖案化的方法與圖案化的裝置。
【背景技術】
[0002]隨著半導體產業中的高密度存儲器(例如，浮動柵極存儲器、電荷捕捉存儲器、非易失性存儲器及嵌入式存儲器)的需求增加，存儲器單元的設計已自平面結構轉變為三維結構，藉以在有限的芯片面積內增加儲存容量。
[0003]在三維結構中，為了追求較高的儲存密度，而不斷地增加疊層的層數，使得刻蝕過程中溝道的高寬比不斷地增加。然而，非等向性刻蝕等刻蝕步驟中所使用的離子能到達的深度有其限制，因而容易造成刻蝕不完全，而在所刻蝕的溝道底部留下梯狀殘留物。若上述梯狀殘留物在后續的工藝中沒有被移除，則制成元件時會有不正常導通，而產生短路的情形。
【發明內容】
[0004]本發明提供一種圖案化的方法與圖案化的裝置，能夠刻蝕完全，避免梯狀殘留物的殘留。
[0005]本發明的圖案化方法如下:在一材料層上形成圖案化掩模層，其具有第一開口裸露出部分的材料層；接著進行前處理工藝，以對第一開口裸露的材料層改質，而形成一改質區；然后進行第一刻蝕工藝，以至少移除改質區的材料層，而形成第二開口。
[0006]在本發明的一實施例中，所述前處理工藝包括離子注入工藝。此時，第一刻蝕工藝可包括一等離子體刻蝕工藝。所述離子注入工藝例如使用Ar、N2, P或其組合做為離子源。所述離子注入工藝的能量例如為5keV至60keV。所述離子注入的劑量例如為IX 115至5 X 10161n/cm2。
[0007]在本發明的一實施例中，所述離子注入工藝的傾斜角例如為O度至7度。
[0008]在本發明的一實施例中，所述圖案化方法更包括在進行前處理工藝之前，以所述圖案化掩模層為掩模進行第二刻蝕工藝，以移除第一開口裸露的部分該材料層。
[0009]在本發明的一實施例中，所述圖案化方法更包括在進行第一刻蝕工藝之后，以所述圖案化掩模層為掩模進行第三刻蝕工藝，以移除第二開口裸露的部分該材料層。在進行第三刻蝕工藝之后，可重復進行所述前處理工藝與第一刻蝕工藝。
[0010]本發明的圖案化裝置包括多室腔體、刻蝕單元、改質單元及輸送單元。多室腔體至少具有第一室與第二室。刻蝕單元位于第一室中，用以刻蝕一材料層。改質單元位于第二室中，用以改質所述材料層。輸送單元位于第一室與第二室之間，用以在所述刻蝕單元與改質單元之間傳輸該材料層。
[0011]在本發明的一實施例中，所述改質單元包括一離子注入機臺，且所述刻蝕單元包括一等離子體刻蝕機臺。
[0012]本發明所提供的圖案化方法能夠刻蝕完全，避免刻蝕殘留等問題。
[0013]本發明所提供的圖案化裝置可以在不破真空的環境下，進行刻蝕工藝與改質工藝，使圖案化工藝可以在同一腔體中進行。
[0014]為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附圖式作詳細說明如下。
【附圖說明】
[0015]圖1A?IE為本發明實施例的一種圖案化的方法的剖面示意圖。
[0016]圖2是本發明第一實施例的圖案化的方法的流程圖。
[0017]圖3是本發明第二實施例的圖案化的方法的流程圖。
[0018]圖4是本發明第三實施例的圖案化的方法的流程圖。
[0019]圖5A?圖為本發明另一實施例的圖案化的方法的剖面示意圖。
[0020]圖6繪示本發明實施例的一種圖案化裝置的示意圖。
[0021]圖7繪示現有技術的一種等離子體刻蝕機臺。
[0022]圖8繪示現有技術的一種離子注入機臺。
[0023]【符號說明】
[0024]102、104、106、108、109、110、119、120:步驟
[0025]10:材料層
[0026]12、12a:圖案化的掩模層
[0027]13、18:開口
[0028]14:凹陷
[0029]15:前處理工藝
[0030]16:改質區
[0031]600:圖案化裝置
[0032]602:多室腔體
[0033]604:第一室
[0034]606:第二室
[0035]610:刻蝕單元
[0036]620:改質單元
[0037]630:輸送單元
[0038]701:射頻電源
[0039]702:直流電源
[0040]703:等離子體
[0041]704:工藝氣體注入口
[0042]705:感應式耦合等離子體源
[0043]706:天線
[0044]707:介電柱
[0045]708:擴散腔體
[0046]709:基底座
[0047]710:晶片偏壓射頻
[0048]801:腔體
[0049]802:離子源
[0050]803:元素源
[0051]804:燈絲
[0052]805a、805b:磁場
[0053]806:萃取電極
[0054]807:質譜儀
[0055]808:離子加速管
[0056]809:透鏡系統
[0057]810:電子掃瞄
[0058]811:終端分析儀
【具體實施方式】
[0059]圖1A至圖1E為本發明實施例的一種圖案化的方法的剖面示意圖。圖2是本發明第一實施例的圖案化的方法的流程圖。圖3是本發明第二實施例的圖案化的方法的流程圖。圖4是本發明第三實施例的圖案化的方法的流程圖。
[0060]請參照圖1A與圖2，步驟102，在材料層10上形成圖案化的掩模層12。材料層10可以是單一材料所構成，也可以是兩種以上的材料堆棧形成的堆棧結構。在一實施例中，材料層10可以是半導體晶片。半導體晶片例如是選自于S1、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的族群中的至少一種半導體材料形成。在又一實施例中，材料層10也可以是絕緣層上覆硅(SOI)基底。在另一實施例中，材料層10為氧化硅層與多晶硅層形成的疊層。圖案化的掩模層12例如是圖案化的光刻膠層。圖案化的掩模層12具有多個開口13，開口 13裸露出材料層10。
[0061]請參照圖1B與圖2，步驟104，以圖案化的掩模層12為掩模，進行刻蝕工藝，以移除開口 13裸露的材料層10的一部分，以形成凹陷14。凹陷14的側壁可以是與材料層10的法線呈水平的垂直側壁，或是與材料層10的法線夾一銳角的傾斜側壁。此刻蝕工藝可以是非等向性刻蝕工藝，例如是干法刻蝕工藝。干法刻蝕工藝例如是等離子體刻蝕工藝。在一實施例中，材料層10為硅層或硅基底，干法刻蝕工藝所使用的反應氣體例如是(:12或Cl 2與 CF4,射頻(Rad1 Frequency，RF)功率例如是 13.56MHz 至 2.45GHz。
[0062]接著，請參照圖1C與圖2，步驟106，進行前處理工藝15，以對開口 13裸露的材料層11改質，進而在凹陷14下方與側壁的材料層10中形成改質區16。更具體地說，前處理工藝15可以破壞凹陷14下方與側壁的材料層10的結構(例如是晶格)。在一實施例中，前處理工藝15包括離子注入工藝。離子注入工藝不僅可以破壞凹陷14下方與側壁的材料層10的晶格，并且可使圖案化的掩模層12產生交聯而硬化成較硬的圖案化的掩模層12a。圖案化掩模層12a的硬度增加，可以增加其與下方的材料層10之間的刻蝕選擇比。離子注入工藝使用Ar、N2、P或其組合做為離子源。離子注入工藝的能量例如為5keV至60keV。離子注入工藝的離子注入方向與材料層10的法線方向的夾角(又稱傾斜角)例如為O度至7度。離子注入的劑量例如為IX 115至5X 10 16Wcm20
[0063]接著，請參照圖1D與圖2，步驟108，進行刻蝕工藝，以移除改質區16的材料層10，形成開口 18。在一實施例中，此刻蝕工藝可以僅移除改質區16的材料層10。在另一實施例中，此刻蝕工藝除了移除改質區16的材料層10之外，還移除改質區16下方的材料層10