Soi叉指結(jié)構(gòu)襯底ⅲ-ⅴ族材料溝道薄膜晶體管及制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件制作技術(shù)領(lǐng)域，具體涉及一種SOI叉指結(jié)構(gòu)襯底II1-V族材料溝道薄膜晶體管及制備方法。
【背景技術(shù)】
[0002]為了應(yīng)對(duì)如今半導(dǎo)體行業(yè)對(duì)于高運(yùn)算速度，低功耗和小型化的需求，II1-V族材料與硅基材料結(jié)合形成高迀移率晶體管成為了下一代集成電路發(fā)展方向之一。II1-V族材料作為直接帶隙半導(dǎo)體有良好的光學(xué)性質(zhì)，同時(shí)相對(duì)于Si材料，電子迀移率方面更是優(yōu)勢明顯，InAs的電子迀移率比Si高10倍以上。然而，Si材料由于其成熟的工藝，便宜的價(jià)格仍會(huì)在工業(yè)中長時(shí)間廣泛應(yīng)用。但由于Si與II1-V族材料的晶格失配和熱失配問題，二者異質(zhì)界面容易產(chǎn)生位錯(cuò)影響晶格結(jié)構(gòu)和電學(xué)光學(xué)性質(zhì)，通過形成叉指結(jié)構(gòu)減小II1-V族材料與Si的接觸面積，使失配產(chǎn)生的應(yīng)力得到充分釋放，得到的異質(zhì)材料只要小于一個(gè)臨界值就能得到無缺陷的器件。現(xiàn)在有不少關(guān)于II1-V族縱向連接結(jié)構(gòu)，而為了更好地與Si的平面工藝相結(jié)合，這里我們?cè)O(shè)計(jì)了橫向結(jié)構(gòu)的薄膜晶體管。
[0003]利用選區(qū)生長的方式可以得到高密度且直徑可控的垂直納米線結(jié)構(gòu)，然而垂直的納米線結(jié)構(gòu)與現(xiàn)在主流的平面硅工藝并不兼容，同時(shí)難以做到小型化。現(xiàn)有的水平納米線工藝是先得到垂直的納米線，再轉(zhuǎn)移到基板上制作電路。然而這種方法工藝復(fù)雜且無法精確定位。在科研中，已有對(duì)GaAs納米線上生長無缺陷的InAs異質(zhì)外延材料的實(shí)踐?？梢詫⒋朔椒ㄒ浦驳焦杓{米線上，在硅納米線上異質(zhì)外延生長II1-V族材料薄膜以獲得薄膜晶體管結(jié)構(gòu)。
[0004]本發(fā)明提出了一種在SOI襯底上形成周期性分布的源漏叉指型硅亞微米線，在亞微米線上異質(zhì)外延生長II1-V族材料使相鄰兩亞微米線(源漏)相連形成MOS結(jié)構(gòu)的方法，為II1-V族材料與Si的異質(zhì)外延生長提供了新的思路。
【發(fā)明內(nèi)容】
[0005]本發(fā)明的主要目的是提供一種SOI叉指結(jié)構(gòu)襯底II1-V族材料溝道薄膜晶體管及制備方法，可以實(shí)現(xiàn)平面薄膜晶體管的制備。
[0006]為達(dá)到上述目的，本發(fā)明提供一種SOI叉指結(jié)構(gòu)襯底的II1-V族材料溝道薄膜晶體管，包括:
[0007]— SOI襯底，該SOI襯底的頂層娃上的一側(cè)包括一源區(qū)，另一側(cè)為漏區(qū)，中間為娃亞微米線，該娃亞微米線為叉指結(jié)構(gòu)；
[0008]—絕緣介質(zhì)層，該絕緣介質(zhì)層制作在該源區(qū)和漏區(qū)的表面，該源區(qū)和漏區(qū)上的絕緣介質(zhì)層上分別開有電極窗口，該絕緣介質(zhì)層的材料為S12,厚度為5-20nm ;
[0009]— II1-V族材料薄膜，其制作在叉指結(jié)構(gòu)的硅亞微米線上；
[0010]—柵介質(zhì)層，該柵介質(zhì)層制作在該II1-V族材料薄膜的表面；[0011 ] 一源電極，該源電極制作在該源區(qū)電極窗口內(nèi)，該源電極與SOI襯底的頂層硅接觸；
[0012]—漏電極，該漏電極制作在該漏區(qū)介質(zhì)層窗口內(nèi)，該漏電極與SOI襯底的頂層硅接觸；以及
[0013]一柵電極，該柵電極制作于柵介質(zhì)層上。
[0014]為達(dá)到上述目的，本發(fā)明還提供了一種SOI叉指結(jié)構(gòu)襯底的II1-V族材料溝道薄膜晶體管的制備方法，包括如下步驟:
[0015]步驟1:選取未摻雜的SOI襯底，該SOI襯底的頂層硅為(110)晶面，在SOI襯底的頂層娃的表面制作厚度為5nm-20nm的絕緣介質(zhì)層；
[0016]步驟2:對(duì)SOI襯底的頂層硅表面采用離子注入方式對(duì)SOI襯底進(jìn)行N型摻雜；
[0017]步驟3:快速熱退火激活摻雜原子；
[0018]步驟4:在絕緣介質(zhì)層上刻蝕出有源區(qū)和漏區(qū)；
[0019]步驟5:在源區(qū)和漏區(qū)之間、SOI襯底的頂層硅上刻蝕出硅亞微米線，該硅亞微米線為叉指結(jié)構(gòu)；
[0020]步驟6:在硅亞微米線的頂面和側(cè)壁上外延生長厚度為50nm-200nm的II1-V族材料薄膜，并實(shí)現(xiàn)叉指結(jié)構(gòu)區(qū)域的整體覆蓋；
[0021 ] 步驟7:對(duì)II1-V族材料薄膜頂面采用(NH4)2S溶液進(jìn)行表面鈍化處理；
[0022]步驟8:在II1-V材料薄膜的表面上生長柵介質(zhì)層；
[0023]步驟9:在源區(qū)和漏區(qū)上的絕緣介質(zhì)層上制作電極窗口，并在電極窗口中分別制作源電極和漏電極，該源電極和漏電極與SOI襯底的頂層硅接觸；
[0024]步驟10:在柵介質(zhì)層上制作柵電極，完成器件的制備。
[0025]從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果:
[0026](I)本發(fā)明提供的一種SOI叉指結(jié)構(gòu)襯底的II1-V族材料溝道薄膜晶體管的制備方法，通過在SOI襯底上形成叉指結(jié)構(gòu)硅亞微米線，減小了 II1-V族材料薄膜與Si異質(zhì)界面的接觸面積，使晶格失配和熱失配的應(yīng)力得到很大程度的釋放，提高了晶格質(zhì)量，同時(shí)增大了 Si上的成核面積，減小了橫向生長難度。
[0027](2)該方法將叉指結(jié)構(gòu)硅亞微米線的硅晶面通過II1-V族材料薄膜連接，使得晶體管能夠?qū)ǎ琁I1-V族材料的高電子迀移率以及薄膜晶體管結(jié)構(gòu)，可以實(shí)現(xiàn)高速運(yùn)算所需的更大電流和更快反應(yīng)速度。
【附圖說明】
[0028]為進(jìn)一步說明本發(fā)明的技術(shù)內(nèi)容，以下結(jié)合實(shí)施例和附圖詳細(xì)說明如后，其中:
[0029]圖1本發(fā)明的結(jié)構(gòu)示意圖；
[0030]圖2為本發(fā)明的制備流程圖。
具體實(shí)施方案
[0031]請(qǐng)參閱圖1，本發(fā)明提供一種SOI叉指結(jié)構(gòu)襯底的II1-V族材料溝道薄膜晶體管，包括:
[0032]— SOI襯底1，該SOI襯底I的頂層娃上的一側(cè)為一源區(qū)2，另一側(cè)為漏區(qū)3，中間為硅亞微米線4，該硅亞微米線4為叉指結(jié)構(gòu)，該SOI襯底I的頂層硅為(110)晶面，該源區(qū)2、漏區(qū)3和硅亞微米線4在距離該SOI襯底I上表面20nm-100nm內(nèi)采用N型摻雜，摻雜濃度為118Cm 3-1019cm 3，該硅亞微米線4可以為后面的II1-V族材料生長提供晶格信息；
[0033]—絕緣介質(zhì)層6，該絕緣介質(zhì)層6制作在該源區(qū)2和漏區(qū)3的表面，該源區(qū)2和漏區(qū)3上的絕緣介質(zhì)層6上分別開有電極窗口 8’、9’，該絕緣介質(zhì)層6的材料為S12，厚度為5-20nm，該絕緣介質(zhì)層6能夠?yàn)樵礃O漏極提供保護(hù)，同時(shí)能限制II1-V族材料薄膜5的生長區(qū)域；
[0034]— II1-V族材料薄膜5，其覆蓋在叉指結(jié)構(gòu)的硅亞微米線4上，該II1-V族材料薄膜5可以為InxGa1 xAs (O彡x彡I) ,GaP,GaN或InP等材料，該II1-V族材料薄膜5的厚度為50nm-200nm，該II1-V族材料薄膜5作為器件的溝道連接源極漏極；
[0035]—柵介質(zhì)層7，該柵介質(zhì)層7制作在該II1-V族材料薄膜5的表面，該柵介質(zhì)層7的材料為 A1203、Hf02、Si3N4、Zr02、Ta205、BST 或 PZT，其厚度為 5nm_20nm ；
[0036]—源電極8，該源電極8制作在該源區(qū)2電極窗口 8’內(nèi)，該源電極8與SOI襯底I的頂層硅接觸；
[0037]—漏電極9，該漏電極9制作在該漏區(qū)3電極窗口 9’內(nèi)，該漏電極9與SOI襯底I的頂層硅接觸；以及
[0038]—柵電極10，該柵電極10制作于柵介質(zhì)層7上。
[0039]其中源電極8、漏電極9和柵電極10的材料為金、銅、鋁或多晶硅。
[0040]請(qǐng)參閱圖2并結(jié)合參閱圖1，本發(fā)明還提供一種SOI叉指結(jié)構(gòu)襯底的II1-V族材料溝道薄膜晶體管的制備方法，包括如下步驟:<