半導體裝置封裝體的制作方法
【技術領域】
[0001]本發明涉及一種半導體裝置封裝體。
【背景技術】
[0002]場效晶體管(Field Effect Transistor)是一種利用材料中的電場效應以控制電流的開關元件，其被廣泛應用于半導體元件的電路中。具體而言，場效晶體管包含柵極、源極、漏極與有源層，源極與漏極分別位于有源層的相對兩側。通過控制柵極的電壓而影響有源層的電場，源極與漏極之間因此可導通電流以處于開啟狀態。
[0003]一般而言，為了與其他元件做電性連接，場效晶體管可還包含源極墊與漏極墊，分別電性連接源極與漏極。源極墊與漏極墊通常具有較大的焊接面積以供外部線路固定。然而隨著半導體工藝的發展，場效晶體管的的尺寸日漸縮小，而如何在場效晶體管中設計源極墊與漏極墊的位置，以在提供足夠的焊接面積的同時，對場效晶體管本身產生較少的電性干擾，為目前業界所努力解決的問題之一。
[0004]另一方面，在場效晶體管的封裝結構中，不良的封裝形態會提升場效晶體管的寄生電容，反而會降低場效晶體管本身的效率。因此場效晶體管的封裝設計亦為目前業界發展的重點之一。
【發明內容】
[0005]本發明的一個目的是提供一種半導體裝置封裝體，包含基板、晶體管與導線架。晶體管置于基板上。晶體管包含有源層、至少一源極、至少一漏極、至少一柵極、第一絕緣層、第一源極墊、第一漏極墊、至少一源極插塞與至少一漏極插塞。源極位于有源層上，且源極在有源層上的正投影形成源極區域。漏極位于有源層上，漏極與源極分開，且漏極在有源層上的正投影形成漏極區域。柵極位于有源層上方，并介于源極與漏極之間。第一絕緣層至少覆蓋部分源極與部分漏極，第一絕緣層具有至少一源極通孔與至少一漏極通孔于其中。第一源極墊位于第一絕緣層上，且第一源極墊在有源層上的正投影形成源極墊區域。源極墊區域與漏極區域至少部分重疊，且源極墊區域與漏極區域的重疊面積，小于或等于40%的漏極區域的面積。第一漏極墊位于第一絕緣層上。源極插塞位于源極通孔中，并電性連接第一源極墊與源極。漏極插塞位于漏極通孔中，并電性連接第一漏極墊與漏極。導線架置于基板相對晶體管的一側，且電性連接柵極。
[0006]在一或多個實施方式中，半導體裝置封裝體還包含柵極接腳、源極接腳與漏極接腳。柵極接腳電性連接導線架與柵極。源極接腳與漏極接腳分別電性連接源極與漏極，且分別與導線架電性絕緣。
[0007]在一或多個實施方式中，半導體裝置封裝體還包含間絕緣層，置于導線架與基板之間。
[0008]在一或多個實施方式中，基板與導線架之間的寄生電容小于基板與晶體管之間的寄生電容。
[0009]本發明的另一個目的是提供一種半導體裝置封裝體，包含基板、導線架與上述的晶體管。晶體管置于基板上。導線架置于基板相對于晶體管的一側，且分別與柵極、源極與漏極電性絕緣。
[0010]在一或多個實施方式中，半導體裝置封裝體還包含柵極接腳、源極接腳與漏極接腳，分別電性連接柵極、源極與漏極。
[0011]本發明的再一個目的是提供一種半導體裝置封裝體，包含基板、上述的晶體管、導線架與間絕緣層。晶體管置于基板上。導線架置于基板相對晶體管的一側，且電性連接源極或漏極。間絕緣層置于基板與導線架之間。
[0012]在一或多個實施方式中，半導體裝置封裝體還包含柵極接腳、源極接腳與漏極接腳。柵極接腳電性連接柵極。源極接腳與漏極接腳分別電性連接源極與漏極，且源極接腳或漏極接腳電性連接導線架。
[0013]在一或多個實施方式中，基板與導線架之間的寄生電容小于基板與晶體管之間的寄生電容。
[0014]本發明的又一個目的是提供一種半導體裝置封裝體，包含基板、導線架與上述的晶體管。導線架包含第一部分、第二部分與第三部分。第一部分電性連接柵極，第二部分電性連接源極，且第三部分電性連接漏極，其中晶體管以倒裝芯片型式電性連接導線架上。
[0015]在一或多個實施方式中，晶體管為一耗盡型晶體管。半導體裝置封裝體還包含一增強型晶體管，與耗盡型晶體管電性連接。
[0016]在一或多個實施方式中，耗盡型晶體管的源極電性連接增強型晶體管的漏極。
[0017]在一或多個實施方式中，耗盡型晶體管的柵極電性連接增強型晶體管的源極。
[0018]在一或多個實施方式中，晶體管還包含柵極介電層、間介電層、柵極中間層與至少一第一柵極間插塞。柵極介電層至少介于柵極與有源層之間。間介電層覆蓋柵極介電層，且間介電層具有至少一第一柵極間通孔。柵極中間層置于間介電層與第一絕緣層之間。第一柵極間插塞置于第一柵極間通孔中，并電性連接柵極中間層與柵極。
[0019]在一或多個實施方式中，第一源極墊、第一漏極墊與柵極于有源層上的正投影均不重疊。
[0020]在一或多個實施方式中，第一源極墊以及第一漏極墊至少其中一者與柵極于有源層上的正投影部分重疊。
[0021]在一或多個實施方式中，第一源極墊以及第一漏極墊至少其中一者與柵極于有源層上的正投影的重疊面積，小于柵極于有源層的正投影的面積的10%。
[0022]在一或多個實施方式中，間介電層包含上介電部與下介電部。上介電部具有至少一第二柵極間通孔。下介電部置于上介電部與柵極介電層之間。晶體管還包含金屬層與至少一第二柵極間插塞。金屬層置于上介電部與下介電部之間，且金屬層與柵極中間層于有源層上的正投影部分重疊。第二柵極間插塞置于第二柵極間通孔中，并電性連接柵極中間層與金屬層。
[0023]上述實施方式的半導體裝置封裝體可降低晶體管的源極與漏極間生成的寄生電容，進而降低晶體管的源極與漏極之間的電容值，并且可縮小晶體管的尺寸。
【附圖說明】
[0024]圖1為本發明一實施方式的半導體裝置封裝體的俯視圖。
[0025]圖2為圖1的區域M的局部放大圖。
[0026]圖3A為沿圖2的線3A-3A的剖面圖。
[0027]圖3B為沿圖2的線3B-3B的剖面圖。
[0028]圖3C為沿圖2的線3C-3C的剖面圖。
[0029]圖4為本發明另一實施方式的半導體裝置封裝體的俯視圖。
[0030]圖5為圖4的半導體裝置封裝體的電路圖。
[0031]圖6為本發明再一實施方式的半導體裝置封裝體的俯視圖。
[0032]圖7為圖6沿線7-7的剖面圖。
[0033]圖8為本發明又一實施方式的半導體裝置封裝體的俯視圖。
[0034]圖9為本發明另一實施方式的半導體裝置封裝體的俯視圖。
[0035]圖10為本發明再一實施方式的半導體裝置封裝體的俯視圖。
[0036]圖11為本發明又一實施方式的半導體裝置封裝體的俯視圖。
[0037]圖12為本發明另一實施方式的半導體裝置封裝體的俯視圖。
[0038]圖13為本發明再一實施方式的半導體裝置封裝體的底視圖。
[0039]圖14為圖1的區域M另一實施方式的局部放大圖。
[0040]圖15A為沿圖14的線15A-15A的剖面圖。
[0041]圖15B為沿圖14的線15B-15B的剖面圖。
[0042]圖15C為沿圖14的線15C-15C的剖面圖。
[0043]圖16A為圖1的晶體管再一實施方式的剖面圖。
[0044]圖16B為圖1的晶體管再一實施方式的剖面圖。
[0045]圖16C為圖1的晶體管再一實施方式的剖面圖。
[0046]圖17為圖1的晶體管又一實施方式的剖面圖。
[0047]圖18為圖1的晶體管又一實施方式的俯視圖。
[0048]圖19A為沿圖18的線19A-19A的剖面圖。
[0049]圖19B為沿圖18的線19B-19B的剖面圖。
[0050]圖19C為沿圖18的線19C-19C的剖面圖。
[0051]圖19D為沿圖18的線19D-19D的剖面圖。
[0052]其中，附圖標記說明如下:
[0053]100:基板200:晶體管
[0054]202:有源區210:有源層
[0055]212:氮化鎵層214:氮化鎵鋁層
[0056]216:凹槽220、820:柵極
[0057]230,830:源極232:下源極子部
[0058]234:上源極子部236:源極間插塞
[0059]240,840:漏極242:下漏極子部
[0060]244:上漏極子部246:漏極間插塞
[0061]250:第一絕緣層252:源極通孔
[0062]254:漏極通孔260:第一源極墊
[0063]262:源極墊本體264:源極墊分支
[0064]270:第一漏極墊272:漏極墊本體
[0065]274:漏極墊分支280:源極插塞
[0066]290:漏極插塞310:柵極墊
[0067]320:絕緣區330:保護層
[0068]332:源極開口334:漏極開口
[0069]336:柵極開口340:柵極介電層
[0070]342:第一源極間通孔344:第一漏極間通孔
[0071]350:間介電層352:第二源極間通孔
[0072]354:第二漏極間通孔356:第一柵極間通孔
[0073]358:上介電部358a:第二柵極間通孔
[0074]359:下介電部360:柵極中間層
[0075]365:金屬層370:第一柵極間插塞
[0076]375:第二柵極間插塞380:第二絕緣層
[0077]382:源極墊開口384:漏極墊開口
[0078]385:第二源極墊390:第二漏極墊
[0079]395:源極墊連接部397:漏極墊連接部
[0080]400a:第一部分400b:第二部分
[0081]400c:第三部分610:柵極接腳
[0082]620:源極接腳630:漏極接腳
[0083]700:封裝材800:增強型晶體管
[0084]900:間絕緣層A1、A2、M:區域
[0085]D1、D2:距離DA:漏極區域
[0086]DPA:漏極墊區域L1、L2、L3:長度
[0087]01、02:重疊區域SA:源極區域
[0088]SPA:源極墊區域T1、T2、T3:厚度
[0089]W、Ws、Wd:寬度
[0090]400、400，、410、420、430:導線架
[0091]500、501、502、503、504、505、506、507、511、512、513、514、515:導電元件
[0092]3A-3A、3B-3B、3C-3C、7-7、15A-15A、15B-15B、15C-15C、19A-19A、19B-19B、19C-19CU9D-19D:線
【具體實施方式】
[0093]以下將以附圖公開本發明的多個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一并說明。然而，應了解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化附圖起見，一些公知慣用的結構與元件在附圖