半導體結構的制作方法
【技術領域】
[0001] 本發明涉及一種半導體結構，尤其涉及一種碳化娃（siliconcarbide,SiC) 金屬氧化物半導體場效晶體管（Metal-Oxide-SemiconductorField-Effect Transistor,M0SFET)的結構。
【背景技術】
[0002] 碳化娃（siliconcarbide,SiC)由于具有寬能帶系數（3. 26eV)、高臨界崩潰電場 強度（3MV/cm)及高熱導系數（4.9W/cm-K)等特性，被認為是功率開關元件的極佳材料。碳 化娃制成的功率元件可以輕松承受1000伏特以上的崩潰電壓（breakingdownvoltage)。 而在相同崩潰電壓條件下，以碳化硅為基材制成之功率元件的耐壓層（低摻雜濃度的漂移 層）厚度僅為硅功率元件厚度的1/10。
[0003] 然而，目前的垂直碳化娃功率元件普遍有通道遷移率（channelmobility)過低 的問題。主要是因為碳化硅氧化成二氧化硅（Si02)時，在柵極氧化層與碳化硅的交界面 產生的碳簇（carboncluster)等結構會在導帶（conductionband)附近形成受體缺陷 (acceptordefect)。這些受體（acceptor)容易捕獲通道中的其他自由電子，降低載子濃 度，且當電子被受體缺陷捕捉后，缺陷會由電中性轉為帶負電，而對載子的移動形成庫倫散 射（coulombscattering)。此外，目前的碳化娃在進行耐壓層的嘉晶時，為降低嘉晶缺陷， 通常采用斜角（off-angle)嘉晶，而形成臺階狀（step-bunching)表面；再加上植入雜質 后的高溫活化步驟會造成表面粗糙，亦會對載子形成粗糙散射（roughnessscattering)。 自由電子減少、庫倫散射以及粗糙散射影響了源極至漏極的電流傳導，進而造成低通道遷 移率與高導通電阻。一般來說，碳化硅功率元件的通道遷移率只有碳化硅本身載子遷移率 (bulkmobility)的 1/10 以下。
【發明內容】
[0004] 本發明的目的在于提供一種半導體結構，藉由多層結構的埋層磊晶（外延）通道， 提高SiCM0SFET通道電子遷移率，降低導通電阻，以及提高元件的電流密度。
[0005] 根據本發明的一實施例，提出一種半導體結構。半導體結構包括基材、漂移層、至 少一摻雜區、磊晶通道、柵極氧化層、柵極金屬以及絕緣層。漂移區位于基材之上，且基材及 漂移層具有n型導電型。摻雜區包括p型阱、n型摻雜區及p型摻雜區，其中n型摻雜區設 置于P型阱之內，至少一部分的P形摻雜區設置于P型阱之內且與n型摻雜區相鄰。磊晶 通道位于漂移層之上，且覆蓋至少一部分的n型摻雜區。磊晶通道由至少二層磊晶層構成， 此些磊晶層的導電型或摻雜濃度不完全相同。柵極氧化層位于磊晶通道之上。柵極金屬位 于柵極氧化層之上。絕緣層位于柵極金屬與柵極氧化層之上。
[0006] 以下結合附圖和具體實施例對本發明進行詳細描述，但不作為對本發明的限定。
【附圖說明】
[0007] 圖1繪示依照本發明一實施例的半導體結構的示意圖；
[0008] 圖2A至圖2D繪示圖1的半導體結構的制造方法實施例；
[0009] 圖3A繪示依照本發明一實施例的半導體結構其磊晶通道部分的放大圖；
[0010] 圖3B繪示依照本發明另一實施例的半導體結構其磊晶通道部分的放大圖。
[0011] 其中，附圖標記
[0012] 1〇 :半導體結構
[0013] 100 :基材
[0014] 110:漂移層
[0015] 120:p型阱
[0016] 121:接面場效應晶體管區
[0017] 131 :p型摻雜區
[0018] 132 :n型摻雜區
[0019] 140 :磊晶通道
[0020]141 :第一磊晶層
[0021] 142:第二磊晶層
[0022]143 :第三磊晶層
[0023] 151:柵極氧化層
[0024] 152 :柵極金屬
[0025] 160 :絕緣層
[0026] 170:源極導電通道
[0027] 171 :源極接觸層
[0028] 172:源極導電層
[0029] 180:漏極導電層
【具體實施方式】
[0030] 以下參照所附的附圖詳細敘述本發明的實施例。附圖中相同的標號是用以標示相 同或類似的部分。需特別注意的是，附圖已經簡化以利清楚說明實施例的內容，且附圖上的 尺寸比例并非按照實際產品等比例繪制，因此并非作為限縮本發明保護范圍之用。
[0031] 請參照圖1，其繪示依照本發明一實施例的半導體結構的示意圖。半導體結構10 為一垂直架構的碳化硅金屬氧化物半導體場效晶體管（SiCMOSFET)，包括基材100、漂移層 ll〇、P型阱120、p型摻雜區131、n型摻雜區132、磊晶（外延）通道140、柵極氧化層151、 柵極金屬152、絕緣層160、源極導電通道170與漏極導電層180。漂移層110(driftlayer) 位于基材100之上。P型講120 (p-wellregion)、p型摻雜區131 (p+region)與n型摻雜區 132 (n+region)于漂移層110中構成多個摻雜區（dopingregion)。圖1中的半導體結構 是繪示兩個摻雜區，也就是有兩個P型阱120、兩個p型摻雜區131及兩個n型摻雜區132。 位于兩個P型阱120間的漂移層110形成接面場效晶體管區121(JFETregion)。其中n型 摻雜區132位于p型阱120之內，而至少一部分的p型摻雜區131位于p型阱120之內，且 P型摻雜區131與n型摻雜區132相鄰。磊晶通道140為多層磊晶層結構（此處以兩層為 例），至少覆蓋于部分P型阱120及n型摻雜區132之上。柵極氧化層151位于磊晶通道 140之上。柵極金屬152則位于柵極氧化層151之上。絕緣層160位于柵極金屬152之上。 一接觸孔（contacthole)貫穿絕緣層160及嘉晶通道140,與p型摻雜區131及n型摻雜 區132形成具良好歐姆接觸的源極導電通道170。漏極導電層180位于基材100與漂移層 110接觸的相反側（此圖中為基材100之下）。當M0SFET開啟時，載子（電子）由源極經 源極導電通道170、n型摻雜區132、開啟的磊晶通道140、接面場效應晶體管區121、漂移層 110、基材100、漏極導電層180,流到漏極。電流是在元件底部的漏極元件表面的源極間垂 直流動，故稱為垂直式M0SFET。
[0032] 半導體結構10屬功率元件，圖1中以n型M0SFET為例，故將基材100與漂移層 110的導電型標示為n型，然在其他實施例中半導體結構亦可為p型M0SFET(所有元件的導 電型與n型M0SFET相反），本發明并不限制M0SFET的導電型。
[0033] 以下以圖2A至圖2D說明圖1的半導體結構10的一制造方法實施例。
[0034] 首先，如圖2A所示，提供基材100,并于其上形成漂移層110。基材100的材料可 選用不同晶形的碳化硅，例如是3C-SiC，6H-SiC或4H-SiC。基材100與漂移層110皆具有 n型導電型，而基材100的摻雜濃度較漂移層110高，分別以n+基材與n-漂移層表示。在 一實施例中，n+基材100的摻雜濃度約為1018至1021cnT3,而n-漂移層110的摻雜濃度約 為 1014 至 1017cm3。
[0035] 接著，如圖2B所示，于n-漂移層110中形成摻雜區。摻雜區包括p型阱120、p型 摻雜區131及n型摻雜區132。p型摻雜區131與n型摻雜區132相鄰，其中p型摻雜區 131只需有一部分位于p型阱120之內，而n型摻雜區132是整個設置于p型阱120之內。 p型阱120的摻雜濃度較n-漂移層110高，而p型摻雜區131與n型摻雜區132的摻雜濃 度則較P型阱120高。圖2B中，在漂移層110中形成了兩個間隔設置的摻雜區，共有兩個p 型阱120、兩個p型摻雜區及兩個n型摻雜區132。兩p型阱120間的n-漂移層110會形 成接面場效晶體管區 121(junctionfieldeffecttransistor,JFETregion)。
[0036] 然后，如圖2C所示，形成磊晶通道140于p型阱120、接面場效晶體管區121、p型 摻雜區131及n型摻雜區132之上。磊晶通道140為兩層以上的多層結構（此處以兩層， 第一磊晶層141、第二磊晶層142為例）。之后，在磊晶通道140上形成柵極氧化層151。隨 后，在柵極氧化層151上形成柵極金屬152。柵極金屬152的位置至少對應部分的n型摻雜 區132、部分的p型阱120 (位于n型摻雜區132與接面場效晶體管區121之間），以及接面 場效晶體管區121。柵極金屬152上更形成有絕緣層160,以隔離柵極與源極。