半導體裝置與其形成方法
【技術領域】
[0001]本發明關于半導體裝置，還特別關于具有多重摻雜區的半導體裝置與其形成方法。
【背景技術】
[0002]高電壓應用的功率半導體裝置通常采用垂直雙擴散金氧半場效晶體管(VDM0SFET)或橫向擴散金氧半場效晶體管(LDM0SFET)。為了增加高電壓半導體裝置的擊穿電壓，通常采用的方法如下:降低深阱(或本技術領域中的漂移區)的摻雜濃度、增加漂移區的深度、或增加柵極下的隔離結構(或本技術領域中的場氧化層)的長度。
[0003]雖然上述方法可增加功率半導體裝置的擊穿電壓，但亦增加晶體管的尺寸或開啟狀態時的電阻，而使半導體裝置的效能降低或面積增加。
[0004]如此一來，目前亟需發展半導體裝置以增加擊穿電壓，而不會增加裝置面積或開啟電阻。
【發明內容】
[0005]本發明的目的是提供一種半導體裝置與其形成方法，以解決半導體裝置增加擊穿電壓，而不會增加裝置面積或開啟電阻的技術問題。
[0006]本發明的技術方案是提供的一種半導體裝置，包括:基板，具有第一導電型。此裝置還包括漏極區、源極區、與阱位于基板中。阱位于源極區與漏極區之間，阱具有第二導電型，且第一導電型與第二導電型相反。此裝置還包括多個摻雜區位于阱中。摻雜區水平地與垂直地互相偏離。每一摻雜區包括第一導電型的較下部分，與堆疊于較下部分上的第二導電型的較上部分。
[0007]本發明還提供一種半導體裝置，包括:基板，具有第一導電型；以及外延結構，具有第一導電型且位于基板上。此裝置還包括漏極區與源極區位于外延結構中；以及阱，位于漏極區與源極區之間。阱位于基板與外延結構中，阱具有第二導電型，且第一導電型與第二導電型相反。此裝置還包括第一摻雜區位于基板的阱中；以及第二摻雜區位于外延結構的阱中。第一摻雜區與第二摻雜區水平地與垂直地互相偏離。第一摻雜區與第二摻雜區各自包含第一導電型的較下部分，與堆疊于較下部分上的第二導電型的較上部分。
[0008]本發明再提供一種半導體裝置，包括:基板，具有第一導電型；以及多個外延層，具有第一導電型并位于基板上。此裝置還包括漏極區與源極區，位于外延層的最上層中；以及阱，位于漏極區與源極區之間。阱位于基板與外延層中，阱具有第二導電型，且第一導電型與第二導電型相反。此裝置還包括多個摻雜區位于外延層中。至少兩個摻雜區水平地與垂直地互相偏離。每一摻雜區包括第一導電型的較下部分，與堆疊于較下部分上的第二導電型的較上部分。
[0009]本發明再提供一種半導體裝置的形成方法，包括:制備第一導電型的基板，以及形成阱于基板中。阱具有第二導電型，且第二導電型與第一導電型相反。此方法還包括形成遮罩層于基板上。遮罩層包括多個孔洞，且孔洞自遮罩層的表面向下的深度不同。此方法還包括進行第一注入穿過遮罩層后進入阱，以形成多個第一摻雜部分。至少兩個第一摻雜部分水平地與垂直地互相偏離。第一摻雜部分具有第一導電型。此方法還包括進行第二注入穿過遮罩層后進入阱，以形成多個第二摻雜部分。至少兩個第二摻雜部分水平地與垂直地互相偏離。第二摻雜部分具有第二導電型并堆疊于第一摻雜部分上。
[0010]本發明還提供一種半導體裝置的形成方法，包括:制備第一導電型的基板；以及形成阱于基板中。阱具有第二導電型，且第二導電型與第一導電型相反。此方法還包括形成第一遮罩層于基板上。第一遮罩層包括第一孔洞。此方法還包括進行第一注入與第二注入穿過第一遮罩層后進入阱，以形成第一摻雜區。第一摻雜區包括第一導電型的較下部分，與堆疊于較下部分上的第二導電型的較上部分。此方法還包括自基板移除第一遮罩層，以及形成第二遮罩層于基板上。第二遮罩層包括第二孔洞。此方法還包括進行第一注入與第二注入穿過第二遮罩層后進入阱，以形成第二摻雜區，且第一摻雜區與第二摻雜區水平地與垂直地互相偏離。第二摻雜區包括第一導電型的較下部分，與堆疊于較下部分上的第二導電型的較上部分。此方法還包括自基板移除第二遮罩層。
[0011]本發明又提供一種半導體裝置的形成方法，包括:制備第一導電型的基板，以及形成第一阱于基板中。第一阱具有第二導電型，且第二導電型與第一導電型相反。此方法還包括形成第一導電型的第一外延層于基板上；以及形成第二阱于第一外延層中。第二阱具有第二導電型。此方法還包括形成第一遮罩層于第一外延層上。第一遮罩層包括第一孔洞。此方法還包括進行第一注入與第二注入穿過第一遮罩層后進入第二阱，以形成第一摻雜區。第一摻雜區包括第一導電型的較下部分，與堆疊于較下部分上的第二導電型的一較上部分。此方法還包括自第一外延層移除第一遮罩，形成第一導電型的第二外延層于第一外延層上，以及形成第三阱于第二外延層中。第三阱具有第二導電型。第一阱、第二阱、與第三阱形成連續阱。此方法還包括形成第二遮罩層于第二外延層上。第二遮罩層包括第二孔洞。進行第一注入與第二注入穿過第二遮罩層后進入第三阱，以形成第二摻雜區，第一摻雜區與第二摻雜區水平地與垂直地彼此偏離。第二摻雜區包括第一導電型的一較下部分，與堆疊于較下部分上的第二導電型的較上部分。此方法還包括自第二外延層移除第二遮罩層。
[0012]通過本發明提供的半導體裝置與其形成方法，可以在半導體裝置增加擊穿電壓的情況下，而不會增加裝置面積或開啟電阻。
【附圖說明】
[0013]圖1a和圖1b是本發明某些實施例中，功率半導體裝置的圖式。
[0014]圖2a和圖2b是本發明某些實施例中，功率半導體裝置的圖式。
[0015]圖3a和圖3b是本發明某些實施例中，功率半導體裝置的圖式。
[0016]圖4a和圖4b是本發明某些實施例中，功率半導體裝置的圖式。
[0017]圖5a至圖5e是本發明某些實施例中，功率半導體裝置的形成方法的圖式。
[0018]圖6是本發明某些實施例中，功率半導體裝置的形成方法的圖式。
[0019]圖7a至圖7d是本發明某些實施例中，功率半導體裝置的形成方法的圖式。
[0020]圖8a至圖Sc是本發明某些實施例中，功率半導體裝置的其他形成方法的圖式。
[0021]圖9a是本發明某些實施例中，另一功率半導體裝置的圖式。
[0022]圖9b是本發明某些實施例中，另一功率半導體裝置的圖式。
[0023]圖9c是本發明某些實施例中，另一功率半導體裝置的圖式。
[0024]圖10是本發明某些實施例中，另一功率半導體裝置的圖式。
[0025]圖1la至圖1lh是本發明某些實施例中，功率半導體裝置的形成方法的圖式。
[0026]主要元件符號說明
[0027]10、11、12、13 半導體裝置
[0028]102、900 基板
[0029]104>904 阱
[0030]106>906 主體區
[0031]108,908 p 型接點區
[0032]110,910 η 型接點區
[0033]111,911 源極區
[0034]112,912 漏極區
[0035]114,914 場絕緣層
[0036]116、916 柵極結構
[0037]118、918柵極絕緣層
[0038]120,920 導電源極
[0039]122,922 導電柵極
[0040]124,924 導電漏極
[0041]126、926層間介電層
[0042]132、134、136、138、932、934、936 摻雜區
[0043]132a、134a、136a、138a、932a、934a、936a P 型較下部分
[0044]132b、134b、136b、138b、932b、934b、936b η 型較上部分
[0045]150犧牲層
[0046]152注入保護層
[0047]160、200、202、204 遮罩層
[0048]162、173、175、177、179、181、183、185、201、203、205 孔洞
[0049]172、180 第一遮罩層
[0050]174,182 第二遮罩層
[0051]176,184第三遮罩層
[0052]178第四遮罩層
[0053]90、91、92、93功率半導體裝置
[0054]902,902a,902b 外延層
【具體實施方式】
[0055]以下實施例將搭配圖式詳述如下。
[0056]圖1a是功率半導體裝置10的圖式。半導體裝置10為η型裝置，其包含p型半導體的基板102。柵極結構116與場絕緣層114位于基板102上。柵極絕緣層118位于柵極結構116與基板102之間。部分柵極絕緣層118延伸覆蓋部分場絕緣層114。此外，p型的主體區106與η型的阱104分別位于基板102中的柵極結構116兩側上。共同作為源極區111的P型接點區108與相鄰的η型接點區110位于主體區106中，且作為漏極區112的η型接點區位于阱104中。
[0057]此外，多個摻雜區132、134、136、及138位于源極區111與漏極區112之間的阱104中。摻雜區132包含P型較下部分132a，與堆疊于p型較下部分132a的頂部上的η型較上部分132b。同樣地，摻雜區134、136、138分別具有P型較下部分134a、136a、與138a，以及η型較上部分134b、136b、與138b。可以理解的是，雖然圖1a中為四個摻雜區，但某些實施例的摻雜區數目可多于或少于四個。
[0058]摻雜區132、134、136、與138排列于阱104中，且至少水平地與垂直地互相偏離。舉例來說，摻雜區132與134水平地與垂直地分隔。此外，雖然摻雜區134與136水平地與垂直地互相偏離，η型較上部分134b