半浮柵存儲器單元及半浮柵存儲器陣列的制作方法
【技術領域】
[0001]本發明屬于半導體存儲器技術領域，涉及一種動態隨機存儲器，特別是涉及一種半浮柵存儲器單元及其半浮柵存儲器陣列。
【背景技術】
[0002]半導體存儲器被廣泛應用于各種電子產品之中。不同應用領域對半導體存儲器的構造、性能和密度有著不同的要求。如靜態隨機存儲器(SRAM)擁有很高的隨機存取速度和較低的集成密度，而標準的動態隨機存儲器(DRAM)則具有很高的集成密度和中等的隨機存取速度。當今隨著半導體存儲器市場需求的不斷擴大，動態隨機存儲器技術加速發展，許多制約動態隨機存儲器產品應用的難題正在被不斷攻克。
[0003]中國專利申請200810043070.X公開了一種“半導體存儲器器件、半導體存儲器陣列及寫入方法”，該半導體存儲器器件的工作原理是浮柵用于存儲電荷，然后通過一個以漏極接觸體為柵極的柵控二極管對浮柵進行充電或者放電。在由該半導體存儲器單元組成的半導體存儲器陣列中，對選中的其中一個半導體存儲器單元的浮柵寫入、擦除或讀取數據時，施加在位線上的電壓會同時作用于柵控二極管的柵極上，這對同一位線上的其它半導體存儲器單元的存儲狀態將產生位線電壓干擾，直接影響半導體存儲器芯片的存儲性能。
[0004]中國專利申請201310119651.8提出了一種U形溝道的半導體器件及其制造方法，該U形溝道的半導體器件沿電流溝道長度方向的剖面結構如圖1所示，其原理是浮柵205用于存儲電荷，然后通過一個以浮柵晶體管的控制柵207為柵極的柵控二極管對浮柵晶體管的浮柵205進行充電或者放電。在由該半導體器件單元組成的半導體存儲器陣列中，對選中的其中一個半導體器件單元的浮柵寫入、擦除或讀取數據時，施加在字線上的電壓會同時作用于柵控二極管的柵極上，這對同一字線上的其它半導體器件單元的存儲狀態將產生字線電壓干擾，直接影響半導體存儲器芯片的存儲性能。
【發明內容】
[0005]本發明的目的是為克服現有技術的不足而提供一種半浮柵存儲器單元及半浮柵存儲器陣列，本發明能夠降低半浮柵存儲器陣列中一個半浮柵存儲器單元進行寫入、擦除或讀取數據時，位線電壓和字線電壓對其它半浮柵存儲器單元的存儲狀態產生的位線電壓和字線電壓干擾，從而有效地提高半導體存儲器芯片的性能。
[0006]本發明的目的將通過以下技術方案實現:
一種半浮柵存儲器單元，包括:
設有U形溝道區的第一種摻雜類型的半導體襯底；
在所述半導體襯底內設有第二種摻雜類型的源區和漏區，該源區和漏區凹陷在所述半導體襯底內，所述U形溝道區設于所述源區與漏區之間；
在U形溝道區上設有第一層絕緣薄膜；
在第一層絕緣薄膜上設有第一種摻雜類型的浮柵，該浮柵在靠近源區的一側設有缺 π ；
設有包括第二層絕緣薄膜、柵極、源端、漏端的垂直溝道的隧穿晶體管，該隧穿晶體管的源端/漏端與所述浮柵相連，漏端/源端與所述漏區相連，第二層絕緣薄膜將柵極與漏區隔離；特別需要說明的是:該隧穿晶體管的源端/漏端與所述浮柵相連、漏端/源端與所述漏區相連是指，當隧穿晶體管的源端與浮柵相連，則漏端與漏區相連；當隧穿晶體管的漏端與浮柵相連時，則源端與漏區相連；
在所述缺口內設有控制柵以及第三層絕緣薄膜，第三層絕緣薄膜將控制柵與浮柵隔離。
[0007]優選的，上述的一種半浮柵存儲器單元，其中:所述浮柵為多晶硅、鎢或氮化鈦中的任意一種。
[0008]優選的，上述的一種半浮柵存儲器單元，其中:所述控制柵為多晶硅柵或金屬柵。
[0009]優選的，上述的一種半浮柵存儲器單元，其中:所述第一層絕緣薄膜、第二層絕緣薄膜、第三層絕緣薄膜的材質分別為氧化硅、氮化硅、氮氧化硅和具有高介電常數的絕緣材料中的一種或一種以上的疊層。
[0010]優選的，上述的一種半浮柵存儲器單元，其中:所述第一種摻雜類型為P型摻雜、第二種摻雜類型為η型摻雜，或者所述第一種摻雜類型為η型摻雜、第二種摻雜類型為P型摻雜。
[0011]本發明提出的一種半浮柵存儲器陣列，包括由多個如上述的任一半浮柵存儲器單元，還包括設有多條源線、多條字線、多條選擇線和多條位線，其中:
所述半浮柵存儲器單元的源區與所述多條源線中的任意一條相連接；
所述半浮柵存儲器單元的控制柵與所述多條字線中的任意一條相連接；
所述隧穿晶體管的柵極與所述多條選擇線中的任意一條相連接；
所述半浮柵存儲器單元的漏區與所述多條位線中的任意一條相連接；
所述多條字線中的任意一條和所述多條位線中的任意一條的組合可選中一個獨立的半浮柵存儲器單元。
[0012]本發明與現有技術相比其顯著優點在于:
一是本發明將浮柵晶體管的控制柵和隧穿晶體管的柵極分開控制，在對選中的半浮柵存儲器陣列中的其中一個半浮柵存儲器單元進行寫入、擦除或讀取數據時，可以對隧穿晶體管的柵極施加不同于位線和字線的電壓，從而可以減小位線電壓和字線電壓對半浮柵存儲器陣列中的其它半浮柵存儲器單元的存儲狀態的影響，提高半導體存儲器芯片的存儲性倉泛;
二是本發明控制柵形成于浮柵靠近源區一側的缺口內，而垂直溝道的隧穿晶體管的柵極形成于漏區之上，這樣能夠使浮柵晶體管的控制柵和隧穿晶體管的柵極通過自對準工藝形成，簡化半浮柵存儲器單元的制造工藝，進而降低制造難度和成本。
【附圖說明】
[0013]圖1是中國專利申請201310119651.8中的U形溝道的半導體器件的剖面示意圖； 圖2是本發明提出的半浮柵存儲器單元的一個實施例的剖面示意圖；
圖3至圖7是本發明提出的半浮柵存儲器單元的一個實施例的制造工藝流程示意圖；圖8是本發明提出的半浮柵存儲器陣列的一個實施例的等效電路示意圖。
【具體實施方式】
[0014]為清楚地說明本發明的【具體實施方式】，說明書附圖中所列示圖，放大了本發明所述的層和區域的厚度，且所列圖形大小并不代表實際尺寸；附圖是示意性的，不應限定本發明的范圍。說明書中所列實施例不應僅限于附圖中所示區域的特定形狀，而是包括所得到的形狀如制造引起的偏差等、再如刻蝕得到的曲線通常具有彎曲或圓潤的特點，但在本發明實施例中均以矩形表示。同時在下面的描述中，所使用的術語襯底可以理解為包括正在工藝加工中的半導體晶片，可能包括在其上所制備的其它薄膜層。
[0015]下面結合附圖和實施例對本發明的【具體實施方式】作進一步詳細的說明。
[0016]圖2是本發明提出的半浮柵存儲器單元的一個實施例的沿該半浮柵存儲器單元的電流溝道長度方向的剖面圖。如圖2所示，本發明的半浮柵存儲器單元包括一個具有第一種摻雜類型的半導體襯底300，半導體襯底300的材質為硅或絕緣體上的硅；凹陷在半導體襯底300內形成有具有第二種摻雜類型的源區305和漏區306，該第二種摻雜類型與第一種摻雜類型為相反的摻雜類型，如第一種摻雜類型為P型，則第二種摻雜類型為η型，或者第一種摻雜類型為η型，則第二種摻雜類型為P型；凹陷在半導體襯底300內且介于源區305與漏區306之間形成的U形溝道區30，當該半浮柵存儲器單元開啟時，電流會通過U形溝道區30在源區305和漏區306之間流動。
[0017]在U形溝道區30之上設有第一層絕緣薄膜301，該第一層絕緣薄膜301的材質為氧化硅、氮化硅、氮氧化硅和高介電常數的絕緣材料中的一種或一種以上的疊層，其中高介電常數的絕緣材料包括但不局限于為氧化鉿；在第一層絕緣薄膜301上設有一個作為電荷存儲節點的具有第一種摻雜類型的浮柵302，該浮柵302向漏區306的一側延伸，且在靠近源區305的一側形成有一個缺口 32 (示意的虛線框范圍)，浮柵302的材質為多晶硅、鎢或氮化鈦。
[0018]在浮柵302的缺口 32內設有控制柵304a，在該控制柵304a與浮柵302之間設有第三層絕緣薄膜303a ;控制柵304a可通過電容耦合作用于浮柵302之上；第三層絕緣薄膜303a的材質為氧化硅、氮化硅、氮氧化硅和高介電常數的絕緣材料中的一種或一種以上的疊層，其中高介電常數的絕緣材料包括但不局限于為氧化鉿；控制柵304a的材質為多晶硅柵或金屬柵。
[0019]在漏區306之上設有一個包含有源端/漏端313、漏端/源端311、柵極304b的垂直溝道的隧穿晶體管31，隧穿晶體管31的源端/漏端313與浮柵302相連