嵌入式分柵閃存器件的制造方法
【技術領域】
[0001] 本發明涉及半導體領域，特別涉及嵌入式分柵閃存器件的制造方法。
【背景技術】
[0002] 在現在的集成電路中，經常用到嵌入式分柵閃存器件(如圖2J所示)，其包括：半 導體襯底201，該半導體襯底201分為閃存區域和邏輯區域；在半導體襯底的閃存區域上的 硅氧化物202 ;在硅氧化物202上的浮置柵極2061 ;在浮置柵極2061上的絕緣體層207， 在絕緣體層207上的控制柵極2081 ;在控制柵極2081上的控制柵極硬掩模正硅酸乙酯層 209 ;在控制柵極硬掩模正硅酸乙酯層209上的控制柵極硬掩模氮化硅層210 ;在浮置柵極 2061上且在絕緣體層207、控制柵極2081、控制柵極硬掩模正硅酸乙酯層209和控制柵極硬 掩模氮化硅層210側面的側墻215。
[0003] 嵌入式分柵閃存是一種電壓控制型器件，該閃存的擦和寫均是基于隧道效應，電 流穿過浮置柵極與半導體襯底之間的硅氧化物202,對浮置柵極進行充電以寫數據，或進行 放電以擦除數據。
【發明內容】
[0004] 本發明的發明人發現上述現有技術中存在問題，并因此針對所述問題中的至少一 個問題提出了一種新的技術方案。
[0005] 本發明的一個目的是提供一種嵌入式分柵閃存器件的制造方法，包括：
[0006] 淺溝槽隔離化學機械平坦化半導體襯底，所述半導體襯底分為閃存區域和邏輯區 域，在半導體襯底上具有硅氧化物，在硅氧化物上具有氮化物；
[0007] 利用光刻膠覆蓋所述邏輯區域，去除所述閃存區域的氮化物；
[0008] 去除所述邏輯區域的光刻膠，沉積浮置柵極多晶硅材料；
[0009] 化學機械平坦化所述浮置柵極多晶硅材料；
[0010] 依次沉積絕緣體層、控制柵極多晶硅層以及附加層，在所述閃存區域進行光刻以 形成控制柵極；
[0011] 對浮置柵極多晶硅材料進行刻蝕以形成浮置柵極；
[0012] 用光刻膠覆蓋所述閃存區域，去除所述邏輯區域的氮化物和硅氧化物；
[0013] 去除所述閃存區域的光刻膠。
[0014] 優選地，使用溶液去除所述閃存區域的氮化物。
[0015] 優選地，所述溶液為磷酸。
[0016] 優選地，所述磷酸的濃度為100%。
[0017] 優選地，在所述閃存區域進行光刻以形成控制柵極的步驟包括：形成一個控制柵， 所述控制柵包括絕緣體層、控制柵極以及光刻后的附加層。
[0018] 優選地，對浮置柵極多晶硅材料進行刻蝕的步驟包括：先沉積絕緣物，進行刻蝕后 形成側墻；刻蝕掉字線一側的側墻，再對浮置柵極多晶硅材料進行刻蝕。
[0019] 優選地，在所述閃存區域進行光刻以形成控制柵極的步驟包括：形成兩個控制柵， 其中，兩個控制柵形成控制柵組，所述控制柵組中的各控制柵結構相同，分別包括絕緣體 層、控制柵極以及光刻后的附加層。
[0020] 優選地，對浮置柵極多晶硅材料進行刻蝕的步驟包括：先沉積絕緣物，進行刻蝕后 形成側墻；
[0021] 用光刻膠將擦除區域保護起來，所述擦除區域指帶側墻的控制柵組之間的區域， 刻蝕掉位于字線一側的側墻，然后對浮置柵極多晶硅材料進行刻蝕，去除光刻膠，再刻蝕所 述擦除區域的浮置柵極多晶硅材料。
[0022] 優選地，控制柵組共用一個擦除。
[0023] 優選地，絕緣物為氧化物，或者氧化物和氮化物的組合物。
[0024] 優選地，絕緣物為氧化物和氮化物的組合物時，依次沉積氧化物、氮化物、氧化物， 再經過刻蝕形成氧化物-氮化物-氧化物（0N0)結構的側墻。
[0025] 優選地，依次沉積絕緣體層、控制柵極多晶硅層以及附加層，在所述閃存區域進行 光刻的步驟包括：
[0026] 依次沉積絕緣體層、控制柵極多晶硅層、控制柵極硬掩模正硅酸乙酯層、控制柵極 硬掩模氮化硅層、控制柵極硬掩模緩沖氧化物層、非晶碳層，以及在非晶碳層上面涂覆光刻 膠；
[0027]利用光線進行光刻，再通過刻蝕形成控制柵極；
[0028] 去掉光刻膠、非晶碳層和控制柵極硬掩模緩沖氧化物層，其中，控制柵極硬掩模正 硅酸乙酯層、以及控制柵極硬掩模氮化硅層為光刻后的附加層。
[0029] 本發明的一個優點在于，通過對邏輯區域只進行一次刻蝕，減少了刻蝕次數，從而 減少了邏輯區域的圓錐形缺陷，使得本發明的制造方法之后在邏輯區域形成的運算器件的 電學性能得到提高，提高了嵌入式分柵閃存器件的性能，進而提高了半導體器件質量。
[0030] 通過以下參照附圖對本發明的示例性實施例的詳細描述，本發明的其它特征及其 優點將會變得清楚。
【附圖說明】
[0031] 構成說明書的一部分的附圖描述了本發明的實施例，并且連同說明書一起用于解 釋本發明的原理。
[0032] 參照附圖，根據下面的詳細描述，可以更加清楚地理解本發明，其中：
[0033] 圖1是示出根據本發明的實施例制作嵌入式分柵閃存器件的流程圖。
[0034] 圖2A-圖2J是示出根據本發明的實施例分別與圖1的制作流程的各個步驟對應 的示意圖。
【具體實施方式】
[0035] 現在將參照附圖來詳細描述本發明的各種示例性實施例。應注意到：除非另外具 體說明，否則在這些實施例中闡述的部件和步驟的相對布置、數字表達式和數值不限制本 發明的范圍。
[0036] 同時，應當明白，為了便于描述，附圖中所示出的各個部分的尺寸并不是按照實際 的比例關系繪制的。
[0037] 以下對至少一個示例性實施例的描述實際上僅僅是說明性的，決不作為對本發明 及其應用或使用的任何限制。
[0038] 對于相關領域普通技術人員已知的技術、方法和設備可能不作詳細討論，但在適 當情況下，所述技術、方法和設備應當被視為授權說明書的一部分。
[0039] 在這里示出和討論的所有示例中，任何具體值應被解釋為僅僅是示例性的，而不 是作為限制。因此，示例性實施例的其它示例可以具有不同的值。
[0040] 應注意到：相似的標號和字母在下面的附圖中表示類似項，因此，一旦某一項在一 個附圖中被定義，則在隨后的附圖中不需要對其進行進一步討論。
[0041] 為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照 附圖，對本發明進一步詳細說明。
[0042] 圖1是示出根據本發明的實施例制作嵌入式分柵閃存器件的流程圖。圖2A-圖2J 是示出根據本發明的實施例分別與圖1的制作流程的各個步驟對應的示意圖。下面結合圖 1和圖2A-圖2J說明根據本發明的實施例制作嵌入式分柵閃存器件的流程。
[0043] 在步驟101，淺溝槽隔離（shallowtrenchisolation,STI)化學機械平坦化 (chemicalmechanicalplanarization，CMP)半導體襯底 201 (如圖 2A所不)，所述半導體 襯底分為閃存區域和邏輯區域，在半導體襯底上具有硅氧化物202,在硅氧化物上具有氮化 物 203。
[0044] 其中閃存區域（cell)是半導體襯底201圖形密度較大部分，而邏輯區域是半導體 襯底201圖形密度較小部分(其中邏輯區域包括高壓（HV)部分和低壓（LV)部分)，這里高壓 和低壓是邏輯區域的運算器件的開啟電壓，例如高壓為2. 5V，低壓為1. 2V。應該注意的是， 在本發明中，由于沒有涉及運算器件的制造方法，各附圖中未示出運算器件。在本發明的實 施例中，