薄膜晶體管及其制備方法、陣列基板和顯示裝置的制造方法
【技術領域】
[0001] 本發明涉及顯示技術領域，特別是涉及一種薄膜晶體管及其制備方法、陣列基板 和顯示裝置。
【背景技術】
[0002] 在顯示技術領域，平板顯示裝置，如液晶顯示器（LiquidCrystalDisplay，IXD) 和有機電致發光顯示器（OrganicLightEmittingDisplay，OLED)，因其具有輕、薄、低功 耗、高亮度，以及高畫質等優點，在平板顯示領域占據重要的地位。尤其是大尺寸、高分辨 率，以及高畫質的平板顯示裝置，如液晶電視，在當前的平板顯示器市場已經占據了主導地 位。
[0003] 隨著顯示裝置顯示性能的不斷提高，人們對顯示裝置的低功耗性能要求越來越 高，金屬氧化物薄膜晶體管由于其開態電流大、迀移率高、均一性好、透明度高以及制備工 藝簡單被廣泛應用于液晶顯示器和有機電發光顯示器中。
[0004] 但，現有技術中的金屬氧化物薄膜晶體管的漏電流一般在l(TnA~1(T12A之間，在 低頻如1赫茲時，不能保持加載液晶顯示像素上的電壓，故現有技術中的顯示器不能很好 的實現低功率性能。
【發明內容】
[0005] 本發明提供了一種薄膜晶體管及其制備方法、陣列基板和顯示裝置，可以降低薄 膜晶體管的漏電流，降低顯示器的功耗。
[0006] 為達到上述目的，本發明提供以下技術方案：
[0007] 本發明提供了一種薄膜晶體管，包括：基板、形成在所述基板上的柵極、源極和漏 極、半導體層、以及位于所述半導體層與所述源極、漏極之間的刻蝕阻擋層，所述半導體層 和所述源極、漏極在所述基板上的投影中：所述半導體層的投影位于所述源極的投影和漏 極的投影之間的部分包括：與所述柵極對應設置的受柵極控制區域和與所述受柵極控制區 域連接的至少一個不受柵極控制區域。
[0008] 在一些可選的實施方式中，上述薄膜晶體管還包括：位于所述半導體層與所述源 極、漏極之間的刻蝕阻擋層；
[0009] 所述半導體層為金屬氧化物半導體層，所述半導體層的投影位于所述源極的投影 和漏極的投影之間的部分包括：兩個不受柵極控制區域，且所述兩個不受柵極控制區域位 于所述受柵極控制區域的兩側。由于半導體層與柵極之間存在對位誤差，在受柵極控制區 域的兩側均設置不受柵極控制區域，可以減少對位誤差對薄膜晶體管的漏電流的影響。 [0010] 在一些可選的實施方式中，每個所述不受柵極控制區域沿所述源極、漏極的排列 方向上的寬度為〇. 5微米~8微米。
[0011] 在一些可選的實施方式中，所述兩個不受柵極控制區域沿所述源極、漏極的排列 方向上的寬度之和大于等于源極和漏極之間的距離的十二分之一且小于所述源極和漏極 之間的距離。
[0012] 在一些可選的實施方式中，所述兩個不受柵極控制區域沿所述源極、漏極的排列 方向上的寬度相等。
[0013] 本發明還提供了一種薄膜晶體管的制備方法，包括：
[0014] 在基板上形成柵極、柵極絕緣層、半導體層、源極以及漏極分別對應的圖形，且形 成的所述半導體層的圖形中：所述半導體層和所述源極、漏極在所述基板上的投影中：所 述半導體層的投影位于所述源極的投影和漏極的投影之間的部分包括：與所述柵極對應設 置的受柵極控制區域和與所述受柵極控制區域連接的至少一個不受柵極控制區域。
[0015] 采用本發明提供的制備方法制備的薄膜晶體管，通過形成的不受柵極控制區域， 增加了薄膜晶體管的電阻，可以降低薄膜晶體管的關態電流，另外，采用本發明提供的制備 方法制備的薄膜晶體管不會破壞半導體層的成分，進而不會降低薄膜晶體管的穩定性，所 以，本發明提供的薄膜晶體管的制備方法，可以降低薄膜晶體管漏電流，保證薄膜晶體管的 穩定性。
[0016] 在一些可選的實施方式中，上述薄膜晶體管的制備方法還包括：在所述基板上形 成刻蝕阻擋層對應的圖形，所述在基板上形成柵極、柵極絕緣層、半導體層、刻蝕阻擋層、源 極以及漏極分別對應的圖形，包括：
[0017] 采用第一次構圖工藝在基板上形成包括柵極的圖形；
[0018] 采用第二次構圖工藝在形成有所述柵極的圖形的基板上形成包括柵極絕緣層的 圖形；
[0019] 采用第三次構圖工藝在形成有所述柵極絕緣層的圖形的基板上形成包括半導體 層的圖形，且形成的所述半導體層的圖形中：所述半導體層和所述源極、漏極在所述基板上 的投影中：所述半導體層的投影位于所述源極的投影和漏極的投影之間的部分包括：與所 述柵極對應設置的受柵極控制區域和與所述受柵極控制區域連接的至少一個不受柵極控 制區域。
[0020] 采用第四次構圖工藝在形成有半導體層的圖形的基板上形成包括刻蝕阻擋層的 圖形；
[0021] 采用第五次構圖工藝在形成有刻蝕阻擋層的圖形的基板上依次形成包括源極和 漏極的圖形。
[0022] 在一些可選的實施方式中，形成的所述半導體層為金屬氧化物半導體層，形成的 所述半導體層的圖形中：所述半導體層的投影位于所述源極的投影和漏極的投影之間的部 分包括：兩個不受柵極控制區域，且所述兩個不受柵極控制區域位于所述受柵極控制區域 的兩側。
[0023] 本發明還提供了一種陣列基板，包括：上述任一項所述的薄膜晶體管。
[0024] 本發明還提供了一種顯示裝置，包括上述陣列基板。
【附圖說明】
[0025]圖1為本發明實施例提供的薄膜晶體管的結構示意圖；
[0026]圖2為本發明實施例提供的薄膜晶體管中不受柵極控制區域的長度與薄膜晶體 管的導通電流之間的試驗數據分析圖；
[0027]圖3為本發明實施例提供的薄膜晶體管的制備方法的流程圖；
[0028]圖4a~圖4e為本發明實施例提供的薄膜晶體管制備過程中的各步驟對應的結構 示意圖。
[0029] 附圖標記：
[0030] 1-基板 2-柵極
[0031] 3-柵極絕緣層 4-半導體層
[0032] 41-受柵極控制區域 42-不受柵極控制區域
[0033] 5_源極 6_漏極
[0034] 7-刻蝕阻擋層 8-保護層
[0035] 9-過孔 10-透明電極
【具體實施方式】
[0036] 下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完 整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于 本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他 實施例，都屬于本發明專利保護的范圍。
[0037] 如圖1所示，圖1為本發明實施例提供的薄膜晶體管的結構示意圖；本發明提供了 一種薄膜晶體管，包括：基板1、形成在基板1上的柵極2、源極5和漏極6、半導體層4、以 及位于柵極2和半導體層4之間的柵極絕緣層3,半導體層4和源極5、漏極6在基板1上 的投影中：半導體層4的投影位于源極5的投影和漏極6的投影之間的部分包括：與柵極2 對應設置的受柵極控制區域41和與受柵極控制區域41連接的至少一個不受柵極控制區域 42〇
[0038] 本發明提供的薄膜晶體管，通過在半導體層上設置無論薄膜晶體管處于開通還是 關閉狀態，其電阻都不變的不受柵極控制區域42,以增加薄膜晶體管的電阻，降低薄膜晶體 管的關態電流，所以，本發明提供的薄膜晶體管具有較低的漏電流。
[0039] 上述薄膜晶體管為金屬氧化物薄膜晶體管時，半導體層可以為金屬氧化物半導體 層。優選的半導體層為金屬氧化物半導體層，因為本發明提供的薄膜晶體管在降低關態電 流的同時，也降低了開態電流，而金屬氧化物的薄膜晶體管的開態較高，故對薄膜晶體管的 開態電流影響較小。
[0040] 如圖2所示，圖2為本發明實施例提供的薄膜晶體管中不受柵極控制區域的長度 與薄膜晶體管的導通電流之間的試驗數據分析圖；試驗數據分析圖中的W1、W2、W3、W4、W5、 W6、W7、W8分別對應的是不受柵極控制區域42的寬度的的總長度（即L1+L2)，這樣可以避 免因為半導體層與柵極之間存在對位誤差對實驗結果的影響。
[0041]圖中，W1 =0(即不存在不受控區域），W2、W5對應的值為0.4微米；W3為0.6微 米、W4、W8為0.8微米，W6、W7為1.2微米，從實驗數據可知：隨著不受柵極控制區域42的 寬度（附圖中的L1+L2長度之和）增加，薄膜晶體管的漏電流越來越低，最低的時候可以達 到1(T15A水平，現有技術中薄膜晶體管的漏電流一般為l(TnA~1(T12A之間，可見采用本發 明提供的薄膜晶體管，與現有技術相比，可以將漏電流降低為原來的百分之一以下，具有顯 著的改善效果。
[0042] -種具體的實施方式中，上述薄膜晶體管還包括：位于半導體層4與源極5、漏極6 之間的刻蝕阻擋層7 ;
[0043]半導體層4為金屬氧化物半導體層，半導體層4的投影位于源極5的投影和漏極 6的投影之間的部分包括：兩個不受柵極控制區域42,且兩個不受柵極控制區域42位于受 柵極控制區域41的兩側。由于半導體層4與柵極2之間存在對位誤差，在受柵極控制區域 41的兩側均設置不受柵極控制區域42,可以減少對位誤差對薄膜晶體管的漏電流的影響。
[0044] 可選的實施方式中，每個不受柵極控制區域42沿源極5、漏極6的排列方向上的寬 度為0. 5微米~8微米。可選的，可以為0. 5微米、1微米、1. 5微米、2微米、2. 5微米、3微 米、3. 5微米、4微米、4. 5微米、5微米、5. 5微米、6微米、6. 5微米、7微米、7. 5微米、8微米。
[0045] 優選的，每個不受柵極控制區域沿源極、漏極的排列方向上的寬度為0.5微米~4 微米。
[0046] 在一些可選的實施方式中，兩個不受柵極控制區域42沿源極5、漏極6的排列方向 上的寬度之和大于等于源極5和漏極6之間的距離的十二分之一且