用于硅通孔制作的對準結構及硅通孔的制作方法
【技術領域】
[0001]本申請涉及半導體制造技術領域，具體而言，涉及一種用于硅通孔制作的對準結構及硅通孔的制作方法。
【背景技術】
[0002]近年來，隨著三維疊層技術和MEMS封裝技術的發展，硅通孔(TSV，Through-Silicon-Via)互連技術受到了極大的重視。TSV通過在芯片與芯片之間制作垂直導通，實現立體的數據傳輸，從而縮短了傳輸距離，節省了芯片的表面積并降低了功耗。利用TSV技術，英特爾、IBM等公司已在疊層芯片技術領域獲得了重大突破并實現了商業生產，目前，越來越多的公司已投入到TSV技術的研發中。
[0003]基于不同的應用，TSV技術的實現主要可分為兩種:先通孔方法和后通孔方法。先通孔方法首先在硅片正面刻蝕形成不貫穿的盲孔，在孔中沉積金屬種子層再填滿盲孔，最后從背面減薄硅片直至露出金屬電極。而后通孔方法先對硅片進行減薄再刻蝕形成通孔，背面沉積較厚金屬種子層后再填滿通孔，最后再去除種子層。
[0004]目前常用的后通孔方法包括如圖1所示的制作流程，首先，在完成前道工藝的芯片襯底100’上沉積層間介質層102’，形成具有圖2所示剖面結構的器件，其中前道工藝已經完成柵極結構101’的制作；對圖2所示的層間介質層102’進行選擇性光刻，形成凹槽200’和導電溝槽300’，形成具有圖3所示剖面結構的器件；在圖3所示的凹槽200’和導電溝槽300’中沉積鎢，形成具有圖4所示鎢結構105’和接觸孔106’;在圖4所示的凹槽200’的鎢結構105’上沉積氮化硅，形成圖5所示的氮化硅層107’，其中不僅凹槽200’內的鎢結構105’中設置有氮化硅層107’，層間介質層102’上也設置有氮化硅層107’ ；對圖5中的氮化硅層107’、層間介質層102’和襯底100’進行選擇性刻蝕，形成圖6所示的第一硅孔400’ ；向圖6中的第一硅孔400’中和氮化硅層107’上沉積TEOS (正硅酸乙酯)并對層間介質層102上的TEOS沉積物、氮化硅層107’進行CMP，得到圖7所示的TEOS層108’;在圖7所示的第一硅孔400’中的TEOS層108’上沉積銅并對銅進行CMP形成銅導電層109’，得到具有圖8所示剖面結構的器件，其中第一硅孔400’中的導電層109’和TEOS層108’形成第一硅通孔。在形成第一硅通孔之后，繼續在圖8所示的器件結構上沉積金屬，形成圖9所示的金屬互連層110’。
[0005]在上述過程完成后，利用形成于圖8中對準結構的鎢結構105’、氮化硅層107’、TEOS層108’與掩模板的對準開口進行對準，使得掩膜板上的硅通孔掩膜開口與已經形成的第一硅通孔對準，然后隨著互連結構制作進行刻蝕形成第二硅孔，在第二硅孔中制作第二硅通孔，重復上述過程形成第三硅通孔、……、第N硅通孔，其中第一硅通孔、第二硅通孔、第三硅通孔、……和第N硅通孔相連形成完整的硅通孔，但是，現有技術中對準結構在設置金屬互連層后其表面平整，利用光學檢測結構難以快速、精確地進行定位，因此，影響后續所形成的硅通孔的準確程度。
【發明內容】
[0006]本申請旨在提供一種用于硅通孔制作的對準結構及硅通孔的制作方法，以解決現有技術中的硅通孔制作的對準結構難以快速、精確對準的問題。
[0007]為了實現上述目的，根據本申請的一個方面，提供了一種用于硅通孔制作的對準結構，對準結構包括:襯底；層間介質層，設置在襯底的表面上；第一介電層，設置在層間介質層遠離襯底的表面上；凹槽，貫穿層間介質層和第一介電層設置；金屬層，沿凹槽的內壁設置；氮化層，設置在金屬層上，凹槽具有凹陷，凹陷設置在氮化層上。
[0008]進一步地，上述對準結構還包括多晶硅層，多晶硅層位于凹陷中且多晶硅層的上表面低于氮化層的上表面。
[0009]進一步地，上述凹槽的特征尺寸為W1、深度為L1，多晶硅層的特征尺寸為W2，多晶硅層的上表面距離所述襯底上表面的距離為L2，其中，W2為W1的30?80%，優選40?70% ；L2為L1的I?70%，優選I?60%，進一步優選5?50%。
[0010]進一步地，上述金屬層為金屬鎢層。
[0011]進一步地，上述氮化層為氮化硅層。
[0012]根據本申請的另一方面，提供了一種硅通孔的制作方法，包括:步驟SI，提供芯片，芯片具有襯底和位于所述襯底上的半導體前道工藝結構；步驟S2，在芯片上制作對準結構和第一硅通孔；步驟S3，利用對準結構使第一硅通孔與硅通孔掩模開口對準，以進行硅通孔的制作，該對準結構為上述的對準結構。
[0013]進一步地，上述半導體前道工藝結構包括柵極結構，上述步驟S2包括:在襯底的具有柵極結構的表面上依次設置層間介質層和第一介電層；依次刻蝕第一介電層和層間介質層，形成對準結構的凹槽和位于柵極結構上方的導電溝槽；在凹槽和導電溝槽內對應設置金屬層和接觸孔；在第一介電層、金屬層和接觸孔上設置氮化層；在凹槽內的氮化層上設置多晶硅層并刻蝕形成第一硅孔；在第一硅孔內設置介電隔離層和導電層，形成第一硅通孔；去除第一介電層以上的氮化層；以及去除部分或全部多晶硅層形成對準結構的凹陷。
[0014]進一步地，上述第一介電層的厚度為10?200nm。
[0015]進一步地，上述形成第一介電層的材料為氮化硅、含碳的氮化硅或臭氧氧化的正硅酸乙酯。
[0016]進一步地，上述第一介電層的設置過程采用物理氣相沉積法、化學氣相沉積法或等離子體沉積法實施。
[0017]進一步地，上述金屬層和接觸孔的形成過程包括:在凹槽內、導電溝槽內和第一介電層上沉積金屬；對第一介電層上的金屬進行化學機械平坦化，得到形成于凹槽內的金屬層和形成于導電溝槽內的接觸孔。
[0018]進一步地，上述在凹槽內的氮化層上設置多晶硅層并刻蝕形第一成硅孔的過程包括:在氮化層上沉積多晶硅；去除凹槽之外的多晶硅，得到多晶硅層；依次刻蝕氮化層、第一介電層、層間介質層和襯底，形成第一硅孔；或者在氮化層上沉積多晶硅；依次刻蝕多晶娃、氮化層、第一介電層、層間介質層和襯底，形成第一娃孔；去除凹槽之外的多晶娃，得到多晶娃層。
[0019]進一步地，上述去除多晶硅的過程采用化學機械平坦化方法實施。
[0020]進一步地，上述設置介電隔離層和導電層的過程包括:在第一硅孔的內壁上、裸露的氮化層上和多晶硅層上沉積介電隔離材料；在介電隔離材料上沉積導電材料；去除氮化層以上的導電材料和介電隔離材料，形成導電層和介電隔離層。
[0021]進一步地，上述設置介電隔離層和導電層的過程包括:在第一硅孔的內壁上、裸露的氮化層上和多晶硅層上沉積介電隔離材料；在第一硅孔中的介電隔離材料上覆蓋晶種層；在晶種層和介電隔離材料上沉積導電材料；去除氮化層以上的導電材料和介電隔離材料，形成導電層和介電隔離層。
[0022]進一步地，上述介電隔離材料為氧化硅、碳氧化硅或氮氧化硅。
[0023]進一步地，上述介電隔離層的厚度為50?lOOOnm。
[0024]進一步地，上述沉積導電材料的過程采用物理氣相沉積法、化學氣相沉積法或等離子體沉積法實施。
[0025]進一步地，上述去除氮化層以上的導電材料和介電隔離材料的過程采用化學機械平坦化方法實施。
[0026]進一步地，上述去除第一介電層以上的氮化層的過程采用化學濕法刻蝕法實施。
[0027]進一步地，上述去除部分或全部多晶硅層的過程采用化學濕法刻蝕實施，濕法刻蝕的刻蝕劑包括四甲基氫氧化銨。
[0028]應用本申請的技術方案，由于凹槽內設置有凹陷，因此在形成第一金屬互連層后由于該凹陷的存在，使得第一金屬互連層在制作時需要填充該凹陷進而在第一金屬互連層的表面形成小的凹陷，進而在利用其對準時，利用其表面不平整的特點可以快速找到并對準該對準結構，而且提高了所形成的硅通孔的對準程度。
【附圖說明】
[0029]構成本申請的一部分的說明書附圖用來提供對本申請的進一步理解，本申請的示意性實施例及其說明用于解釋本申請，并不構成對本申請的不當限定。在附圖中:
[0030]圖1示出了現有技術中硅通孔的制作流程圖；
[0031]圖2示出了在完成前道工藝的芯