Mos晶體管的制作方法及半導體器件的制作方法
【技術領域】
[0001] 本發明涉及半導體制造技術領域，尤其涉及一種M0S晶體管的制作方法及半導體 器件的制作方法。
【背景技術】
[0002] 隨著集成電路特征尺寸縮小至深亞微米的領域，晶體管的柵極尺寸縮小，相應地 作為柵介質層的二氧化娃層的厚度也需要減小，W提高晶體管的柵極電容，防止器件出現 短溝道效應。但是當柵介質層厚度逐漸縮小，柵介質層的厚度減小至3納米W下，隨之產生 很多問題，例如；（0漏電流增加；（2)雜質擴散，即柵介質層和半導體襯底之間存在雜質濃 度梯度，所述雜質會從柵極中擴散到半導體襯底中或者固定在柵介質層中，最終影響器件 的性能。因此，高K介質層與金屬柵極的柵極疊層結構被引入到M0S晶體管中。為了避免 金屬柵極的金屬材料對晶體管其他結構的影響，所述金屬柵極和高K介質層的柵極疊層結 構通常采用"后柵（gatelast)"工藝制作。
[0003] 現有技術中采用后柵工藝制作半導體器件的方法請參考圖1至圖4。
[0004] 首先，參考圖1所示，提供半導體襯底100,所述半導體襯底100包括功能區I和外 圍區II，所述半導體襯底100內形成有用于隔離外圍區II和功能區I的隔離結構200。所 述功能區I的表面上依次形成有第一偽柵介質層102、第一偽柵極103和位于所述第一偽柵 介質層102、第一偽柵極103兩側的第一側墻104 ;所述外圍區II的表面上依次形成有第二 偽柵介質層202、第二偽柵極203和位于所述第二偽柵介質層202、第二偽柵極203兩側的 第二側墻204。所述第一側墻104和所述第二側墻204的材料包括氧化娃或氮化娃。所述 第一偽柵介質層102的厚度小于所述第二偽柵介質層202的厚度。
[0005] 然后，繼續參考圖1，W所述第一偽柵極103和所述第一側墻104為掩模，進行離子 注入，在所述第一側墻104兩側的功能區I內形成第一源區105和第一漏區106 所述第 二偽柵極203和所述第二側墻204為掩模，進行離子注入，在所述第二側墻204兩側的外圍 區II內形成第二源區205和第二漏區206。
[0006] 接著，參考圖2所示，在所述半導體襯底100上形成上表面與所述第一偽柵極103 的上表面和所述第二偽柵極203的上表面齊平的層間介質層300,所述層間介質層300的材 料為氧化娃。
[0007] 接著，參考圖3所示，去除圖2中的所述第一偽柵極103、第二偽柵極203和第一偽 柵介質層102,形成露出功能區I上表面的第一溝槽W及露出第二偽柵介質層202上表面的 第二溝槽。由于半導體器件對外圍電路中的M0S晶體管的性能要求比較低，因此一般保留 第二偽柵介質層202。具體地，采用干法刻蝕該I]蝕氣體包括HF)或濕法刻蝕該I]蝕溶液包括 稀釋的氨氣酸）去除所述第一偽柵介質層102。
[0008] 最后，參考圖4所示，在所述第一溝槽的側壁和底部依次形成界面層110、第一高K 介質層108和第一金屬柵極109 ;在所述第二溝槽的側壁和底部依次形成第二高K介質層 208和第二金屬柵極209,所述第一金屬柵極109的上表面、所述第二金屬柵極209的上表 面均與所述層間介質層300的上表面齊平。
[0009] 至此，在功能區I形成功能M0S晶體管，在外圍區II形成外圍M0S晶體管。
[0010] 但是在對圖4所示的半導體器件進行檢測時發現：功能M0S晶體管的第一側墻 104和層間介質層300中含有高K介質材料和金屬柵極材料，最終影響了功能M0S晶體管W 及半導體器件的電學性能。
【發明內容】
[0011] 本發明解決的問題是提供一種M0S晶體管的制作方法及半導體器件的制作方法， 可W避免去除偽柵介質層時對側墻和層間介質層的損害，提高了M0S晶體管和半導體器件 的電學性能。
[0012] 為解決上述問題，本發明提供一種M0S晶體管的制作方法，包括：
[0013] 提供半導體襯底；
[0014] 在所述半導體襯底上形成偽柵結構，所述偽柵結構從下至上依次包括偽柵介質層 和偽柵極；
[0015] 在所述半導體襯底上形成位于所述偽柵結構兩側的側墻；
[0016] 在所述側墻兩側的所述半導體襯底中進行重慘雜離子注入，形成重慘雜區；
[0017] 在所述半導體襯底上形成層間介質層，所述層間介質層的上表面與所述偽柵結構 的上表面齊平；
[0018] 去除所述偽柵結構W形成暴露出所述半導體襯底的溝槽，去除所述偽柵結構包括 采用水溶液清洗的方式去除所述偽柵介質層；
[0019] 在所述溝槽的側壁和底部形成高K介質層；
[0020] 在所述高K介質層上形成金屬柵極，所述金屬柵極填充滿所述溝槽。
[0021] 為解決上述問題，本發明還提供了一種半導體器件的制作方法，包括：
[0022] 提供半導體襯底，所述半導體襯底包括功能區和外圍區；
[0023] 在所述功能區上形成第一偽柵結構，且在所述外圍區上形成第二偽柵結構，所述 第一偽柵結構從下至上依次包括第一偽柵介質層和第一偽柵極，所述第二偽柵結構從下至 上依次包括第二偽柵介質層和第二偽柵極；
[0024] 在所述功能區上形成位于所述第一偽柵結構兩側的第一側墻，且在所述外圍區上 形成位于所述第二偽柵結構兩側的第二側墻；
[00巧]在所述第一側墻兩側的所述功能區中進行重慘雜離子注入W形成第一重慘雜區， 在所述第二側墻兩側的所述外圍區中進行重慘雜離子注入W形成第二重慘雜區；
[0026] 在所述半導體襯底上形成層間介質層，所述層間介質層的上表面、所述第一偽柵 結構的上表面和所述第二偽柵結構的上表面均齊平；
[0027] 去除所述第一偽柵結構W形成暴露出所述功能區的第一溝槽，且去除所述第二偽 柵極W形成暴露出所述第二偽柵介質層的第二溝槽，去除所述第一偽柵結構包括采用水溶 液清洗的方式去除所述第一偽柵介質層；
[0028] 在所述第一溝槽的側壁和底部形成第一高K介質層，且在所述第二溝槽的側壁和 底部形成第二高K介質層；
[0029] 在所述第一高K介質層上形成填充滿所述第一溝槽的第一金屬柵極，且在所述第 二高K介質層上形成填充滿所述第二溝槽的第二金屬柵極。
[0030] 與現有技術相比，本發明的技術方案具有W下優點：
[0031] 本發明提供的M0S晶體管的制作方法的技術方案中，通過選擇合適的偽柵介質 層的材料，可W在后續采用水溶液清洗的方式去除所述偽柵介質層，由此避免了去除所述 偽柵介質層的過程中對側墻和層間介質層的損傷，從而不會在側墻和層間介質層中形成空 洞，最終就可W避免高K介質層材料和金屬柵極材料形成在側墻和層間介質層中，提高了 M0S晶體管的電學性能。
[0032] 本發明提供的半導體器件的制作方法的技術方案中，針對功能區，通過選擇合適 的第一偽柵介質層的材料，可W在后續采用水溶液清洗的方式去除所述第一偽柵介質層， 由此避免了去除所述第一偽柵介質層的過程中對第一側墻和層間介質層的損傷，從而不會 在第一側墻和層間介質層中形成空