050]第3半導體部14位于半導體層11的內部，配置為在俯視時與第2半導體部13重疊。第3半導體部14在每個單位像素中形成，相鄰的單位像素的第3半導體部14彼此相互分離。在本實施方式中，在俯視時，第2半導體部13形成得比第3半導體部14大。由此，能夠減少信號泄漏至相鄰的單位像素的現象。
[0051]第4半導體部15配置在第2表面S2側，并且配置在未配置第2半導體部13的區域。第4半導體部15是將相鄰的單位像素的第2半導體部13彼此分離的部件。
[0052]此外，光電變換部101具有保護氧化膜16、電極17 (設為第I電極)、層間絕緣膜18、第I接觸插塞19、以及第I像素電極20。
[0053]保護氧化膜16配置在第I半導體部12的入射光入射側的表面上。即，保護氧化膜16配置在半導體層11的第I表面SI上。
[0054]電極17配置在第I表面SI上，并且配置在未配置保護氧化膜16的區域中。電極17與第I半導體部12電連接，配置為格子狀，從而以像素為單位分離保護氧化膜16。
[0055]層間絕緣膜18配置為與第2半導體部13及第3半導體部14相接。S卩，層間絕緣膜18配置在半導體層11的第2表面S2上。第I像素電極20 (設為第2電極)配置在層間絕緣膜18之上，通過配置在層間絕緣膜18內的第I接觸插塞19與第2半導體部13電連接。第I像素電極20和第I接觸插塞19在每個單位像素中形成。
[0056]第4半導體部15作為對相鄰的單位像素進行分離的像素分離區域起作用。S卩，第4半導體部15對相鄰的第2半導體部13進行分離。作為本實施方式的變形例，也可以采用如下構造，即，代替第4半導體部15而設置絕緣部的構造。在此情況下，絕緣部例如能夠使用在CMOS LSI中使用的淺溝槽隔離(Shallow Trench Isolat1n)等。
[0057]作為本實施方式的變形例，也可以將第4半導體部15的導電類型設為與第2半導體部13不同的導電類型而實現像素分離。具體而言，可以將第4半導體部15的導電類型設為P型或P_型。
[0058]電極17例如由主要包含鋁(Al)、銅(Cu)、鈦(Ti)中的任一者的金屬構成。第I接觸插塞19例如由包含鎢(W)的金屬構成。
[0059]第I半導體部12的雜質濃度高于第3半導體部14的雜質濃度。另外，第3半導體部14的雜質濃度高于半導體層11的雜質濃度。根據該結構，能夠僅在單位像素內的有效區域中選擇性地形成雪崩倍增區域(電荷倍增區域)AM，因此能夠僅對所需的電荷進行倍增。具體而言，能夠在第3半導體部14與第2半導體部13之間形成電荷倍增區域AM。
[0060]下面，對檢測電路部201進行說明。
[0061]檢測電路部201具有P型的半導體基板21、n_型的電荷積蓄部22、第2像素電極23、第2接觸插塞24、以及布線層間膜25。電荷積蓄部22配置在p型的半導體基板21內，積蓄來自光電變換部101的信號電荷。布線層間膜25配置在半導體基板21的光電變換部101側的表面上。第2像素電極23配置在布線層間膜25的光電變換部101側的表面上。第2接觸插塞24配置在布線層間膜25內，對電荷積蓄部22和第2像素電極23進行電連接。布線層間膜25由絕緣膜構成。檢測電路部201具有由后述的復位電路部60、放大部50構成的檢測電路(在圖1、圖2中省略)。
[0062]第2像素電極23例如由主要包含Al、Cu、Ti中的任一者的金屬構成。第2接觸插塞24例如由主要包含W的金屬構成。在圖1中，電荷積蓄部22的光電變換部101側的表面是與半導體基板21的光電變換部101側的表面相同的平面。與此相對，也可以將電荷積蓄部22埋入半導體基板21內部而配置為不與布線層間膜25接觸。在此情況下，抑制在布線層間膜25與電荷積蓄部22的界面處產生的暗電流的產生。作為將電荷積蓄部22埋入半導體基板21的內部的方法，有下述方法，即，在電荷積蓄部22與第2接觸插塞24接觸的區域以外的半導體基板21的表面中，注入與在電荷積蓄部22中注入的雜質的導電類型相反的雜質(在本實施方式中是P型的雜質)。另外，光電變換部101的第2半導體部13被配置為在俯視時與第2像素電極23重疊。
[0063]下面，對接合部301進行說明。
[0064]接合部301對光電變換部101和檢測電路部201進行電連接。接合部301具有接合凸點金屬31、光電變換部101側的第I接合基層金屬32、以及檢測電路部201側的第2接合基層金屬33。接合凸點金屬31例如由錫(Sn)和銀(Ag)的合金構成。由于該合金的熔點低至220°C以下，所以能夠在低溫下對光電變換部101和檢測電路部201進行接合。因此，在接合時，光電變換部101和檢測電路部201不易受到溫度的不良影響。另外，接合凸點金屬31也可以由包含Au的合金構成。由于該合金能夠通過鍍敷法、蒸鍍法等容易地形成窄間距的凸點，所以適于進行具有窄間距的像素排列的、光電變換部101和檢測電路部201的接合。
[0065]另外，由光電變換部101、檢測電路部201、以及接合部301包圍的空間由樹脂34填滿。在該空間由樹脂34填滿的情況下，與該空間未被填滿的情況相比，增強半導體光檢測器100的強度。此外，該空間也可以不由樹脂34等填滿。
[0066]下面，對由半導體光檢測器100進行的入射光的讀出進行說明。
[0067]如果由第2半導體部13和第3半導體部14所夾持的區域的電場強度達到規定值以上，則產生電荷倍增區域AM。該規定值根據材料、第2半導體部13與第3半導體部14的距離、以及對APD施加的電壓而發生變化。例如，在半導體層11的材料是硅，該距離約為0.5 μ??的情況下，如果對電極17施加20V的電壓，則電荷倍增區域AM的電場強度達到約4X105V/cmo該規定值略低于擊穿電壓，APD以線性模式動作，在該電場強度下，僅電子發生雪崩倍增。
[0068]從光電變換部101的上方入射的光子hv穿過保護氧化膜16和第I半導體部12到達半導體層11，在此被吸收而產生電荷(電子-空穴對)。產生的電荷中的電子向電荷倍增區域AM移動，發生雪崩倍增。產生的倍增電子經由第2半導體部13向檢測電路部201側輸出。另一方面，產生的電荷中的空穴不倍增，經由電極17排出。
[0069]如上述所示，在本實施方式中，在電荷倍增區域AM內倍增的電荷僅僅是電子，與作為信號電荷的電子朝相反方向移動的空穴不倍增。因此，能夠抑制通過電荷與晶格發生碰撞而產生的新的電子-空穴對的空間上和時間上的波動，減少倍增噪聲。在更換導電類型，倍增的電荷僅為空穴的情況下，也同樣能夠減少倍增噪聲。
[0070]第3半導體部14被配置為在俯視時與第4半導體部15不重疊。根據該結構，能夠防止在像素分離區域中產生電荷倍增區域AM，抑制在第4半導體部15與層間絕緣膜18的界面處產生的暗電流的倍增。
[0071]在第2半導體部13與層間絕緣膜18的界面、以及第4半導體部15與層間絕緣膜18的界面處產生的、成為暗電流的原因的電子不由電荷倍增區域AM倍增地移動至電荷積蓄部22之后，利用從后述的復位電路部60輸出的復位脈沖信號而定期排出。
[0072]在第2半導體部13與層間絕緣膜18的界面處產生的、成為暗電流的原因的空穴與第2半導體部13的多數載流子即電子重新結合而消失。此外，在第4半導體部15與層間絕緣膜18的界面處產生的、成為暗電流的原因的空穴不倍增地經由電極17排出。這樣，成為暗電流的原因的電子和空穴均不倍增地消失或排出，因此噪聲得到抑制。
[0073]此外，在本實施方式中采用了所謂的電子讀出方式，S卩，將光電變換部101產生的電子-空穴對中的電子作為信號電荷讀出。但是，在本實施方式中，也能夠采用所謂的空穴讀出方式，即，通過將P型置換為η型，并且將η型置換為P型，改變電壓條件，從而將空穴作為信號電荷讀出。
[0074]如圖2所不，電極17在第I半導體部12的入射光的入射側的表面上配置為格子狀。因此，電極17能夠以不妨礙光的入射的方式對像素區域整體供給外部電源電壓。設電極17的線寬為WL，俯視時的單位像素的一邊為WG，例如，若1/30 ( WL/WG ( 1/5，則能夠確保足夠的受光量，并且對像素區域整體供給足夠的外部電源電壓。例如，在WL/WG= 1/10時，每單位像素的開口率達到81%，因此得到足夠的受光量。如果電極17的材料采用具有遮光性的材料，則電極17具有遮光功能，能夠減少與相鄰的單位像素的混色。
[0075]此外，也可以將電極17配置于光電變換部101的入射光側的整個表面。在此情況下，電極17使用透光的透明導電膜，不需要保護氧化膜16。透明導電膜例如由ITO(IndiumTin Oxide，銦錫氧化物)構成。
[0076]根據這些結構，能夠以不妨礙光的入射的方式對像素區域整體供給外部電源電壓。
[0077]下面，使用圖3對本實施方式所涉及的半導體光檢測器100的信號檢測的方式進行說明。圖3是本實施方式所涉及的半導體光檢測器100的等效電路圖。圖3的Aro和電荷積蓄部C分別相當于圖1中的光電變換部10