一種半導體結構及其制備方法
【技術領域】
[0001]本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其制備方法。
【背景技術】
[0002]目前，在低溫多晶硅PMOS MM(金屬-絕緣體-金屬)工藝流程中，刻蝕形成柵極線(gate line，簡稱GL)時，僅去除金屬層至位于其下方的柵絕緣層的上表面，由于該柵絕緣層的厚度較厚，進而使得后續進行的源漏區摻雜及氫化修補等工藝中，均需要采用較大劑量的離子，才能形成符合工藝需求的源漏區，即:由于在進行源漏區摻雜工藝(P-typesource drain doping)時，覆蓋在多晶娃層上的柵絕緣層的厚度較厚，而摻雜的離子又需要穿過該柵絕緣層才能注入至多晶硅層中，才能形成源漏區，進而使得進行工藝時離子注入的能量及劑量均較大，從而增加了工藝的成本。
[0003]另外，后續為了修補柵絕緣層與多晶硅層界面的懸掛鍵的工藝中，較厚的柵絕緣層還會降低活化氫的擴散，不利于改善后續制備的器件結構的漏電流，進而大大增大了器件性能提升的難度。
【發明內容】
[0004]針對上述存在的問題，本發明公開一種半導體結構，其中，應用于MOS器件的源漏區離子注入工藝中，所述半導體結構包括:
[0005]半導體襯底；
[0006]多晶硅層，設置于所述半導體襯底之上，且所述多晶硅層中形成有源漏區；
[0007]柵絕緣層，覆蓋所述多晶硅層的上表面；
[0008]柵極線，設置于所述柵絕緣層之上；
[0009]其中，位于所述柵極線下方的柵絕緣層的厚度大于暴露的柵絕緣層的厚度。
[0010]上述的半導體結構，其中，所述源漏區離子注入工藝的能量為25?35KeV，離子注入的劑量為2e14?4e 141ns.cm 2。
[0011]上述的半導體結構，其中，采用硼離子進行所述源漏區離子注入工藝。
[0012]上述的半導體結構，其中，所述結構還包括:緩沖層，設置于所述半導體襯底和所述多晶硅層之間以將所述半導體襯底和所述多晶硅層予以隔離。
[0013]上述的半導體結構，其中，所述柵絕緣層包括柵氧化層和氮化硅層，且所述柵氧化層覆蓋所述多晶硅層的上表面，所述氮化硅層位于所述柵極線的下方。
[0014]本發明還提供了一種半導體結構的制備方法，其中，所述方法包括:
[0015]提供一半導體襯底；
[0016]于所述半導體襯底上按照從下至上的順序依次制備多晶硅層、柵絕緣層和金屬層；
[0017]部分刻蝕所述金屬層至所述柵絕緣層中，以形成柵極線；
[0018]進行源漏區離子注入工藝，以在位于暴露的柵絕緣層下方臨近所述柵極線的位置處的所述多晶硅層中形成源漏區。
[0019]上述的半導體結構的制備方法，其中，所述源漏區離子注入工藝的能量為25_35KeV，離子注入的劑量為2e14?4e 141ns.cm 2 a
[0020]上述的半導體結構的制備方法，其中，采用硼離子進行所述源漏區離子注入工藝。
[0021]上述的半導體結構的制備方法，其中，所述方法還包括:
[0022]形成所述源漏區后進行活化工藝，以降低所述柵絕緣層與所述多晶硅層接觸的界面上的漏電流。
[0023]上述的半導體結構的制備方法，其中，制備所述多晶硅層的步驟之前，所述方法還包括于所述半導體襯底上表面形成緩沖層的步驟。
[0024]上述的半導體結構的制備方法，其中，所述柵絕緣層包括柵氧化層和覆蓋所述柵氧化層上表面的氮化硅層；
[0025]其中，部分刻蝕所述金屬層至所述柵絕緣層中，以形成所述柵極線的步驟具體為:
[0026]部分刻蝕所述金屬層至所述柵氧化層的上表面，以形成所述柵極線。
[0027]上述發明具有如下優點或者有益效果:
[0028]本發明通過在刻蝕形成柵極線的過程中刻蝕部分的柵絕緣層，從而降低了源漏區離子注入工藝中所需的離子的劑量，提高了離子注入的產能，且后續進行活化工藝時活化氫可更多的擴散至柵絕緣層與多晶硅層接觸的界面，以減少柵絕緣層與多晶硅層接觸的界面上在前續工藝中產生的漏電流，從而改善了后續制備的器件結構，進而提升了器件性能。
【附圖說明】
[0029]通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發明及其特征、夕卜形和優點將會變得更加明顯。在全部附圖中相同的標記指示相同的部分。并未可以按照比例繪制附圖，重點在于示出本發明的主旨。
[0030]圖1是本發明實施例中半導體結構的結構示意圖；
[0031]圖2a_2g是本發明實施例中半導體結構的制備方法的流程示意圖。
【具體實施方式】
[0032]下面結合附圖和具體的實施例對本發明作進一步的說明，但是不作為本發明的限定。
[0033]實施例一:
[0034]如圖1所示，本實施例涉及一種半導體結構，可應用于MOS器件(例如PMOS器件)的源漏區離子注入工藝中，具體的，該半導體結構包括:半導體襯底200，設置于半導體襯底200之上的多晶硅層202，覆蓋多晶硅層202上表面的柵絕緣層203，以及設置于柵絕緣層203之上的柵極線204 ;其中，位于柵極線204下方的柵絕緣層203的厚度大于暴露的柵絕緣層203的厚度。
[0035]在本發明的實施例中，上述多晶硅層202中設置有源漏區2021 (2022)，源漏區之間設置有溝道區2023，由于本發明中位于柵極線204下方的柵絕緣層203的厚度大于暴露的柵絕緣層203的厚度，因此在進行離子摻雜于多晶硅層202中形成源漏區2021 (2022)的過程中降低了離子摻雜所需的劑量和能量，提高離子注入(Array doping)設備的產能，同時在后續的活化工藝中，由于減小了部分柵絕緣層的阻擋，活化的氫可更多的擴散至多晶硅層202和柵極線204界面，從而可以降低漏電流及改善其它電性。
[0036]優選的，上述柵極線204的材質為金屬Mo。
[0037]在本發明一個優選的實施例中，上述源漏區離子注入工藝的能量為25?35KeV(例如25KeV、30KeV、32KeV或者35KeV等)，離子注入的劑量為2e14?4e141ns.cm 2 (例如 2e141ns.cm 2、2.5e141ns.cm 2、3e141ns.cm 2或者 4e 141ns.cm 2等)o
[0038]在本發明一個優選的實施例中，采用硼離子進行上述源漏區離子注入工藝。
[0039]在本發明一個優選的實施例中，上述半導體結構還包括:設置于半導體襯底200和多晶硅層202之間以將半導體襯底200和多晶硅層202予以隔離的緩沖層201。
[0040]在本發明一個優選的實施例中，柵絕緣層203包括柵氧化層2032和氮化硅層2031，且柵氧化層2032覆蓋多晶硅層202的上表面，氮化硅層2031位于柵極線204的下方，且氮化娃層2031的上表面完全被柵極線204覆蓋，而柵氧化層2032的部分表面被暴露，優選的，柵氧化層2032的材質為氧化硅，在本發明的實施例中，氮化硅層2031的厚度大約為450埃，柵氧化層2032的厚度大約為700埃，即位于柵極線204下方的柵絕緣層203的厚度大約為1150埃(氮化硅層2031的厚度與柵氧化層2032的厚度之和)，而位于柵極線204兩側的暴露的柵絕緣層203 (即暴露的柵氧化層2032)的厚度大約為700埃，也即位于柵極線204下方的柵絕緣層203的厚度大于暴露的柵絕緣層203 (即柵氧化層2032)的厚度。
[0041]實施例二:
[0042]如圖2a_2g所示，本實施例涉及一種半導體結構的制備方法，具體的，該方法包括:
[0043]步驟SI，提供一半導體襯底100，優選的，該半導體襯底100為娃襯底；形成如圖2a所示的結構。
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