半導體器件的制作方法
【專利說明】半導體器件
[0001]相關申請的交叉引用
[0002]包括說明書、附圖和摘要的于2014年2月27日提交的日本專利申請N0.2014-036944的公開內容以引用方式并入本文中。
技術領域
[0003]本發明涉及半導體器件。更特別地，本發明涉及在柵和源之間具有分離絕緣膜的橫向擴散MOS (金屬氧化物半導體)晶體管的結構。
【背景技術】
[0004]對于高級邏輯MOS晶體管中的元件隔離，經常使用STI (淺溝槽隔離)結構取代LOCOS (硅本地氧化)結構以減小隔離區。在將形成高擊穿電壓LDMOS (橫向擴散M0S)晶體管的情況下，已知STI結構用于內部柵-源隔離，以確保擊穿電壓。
[0005]專利文獻I (日本未審專利申請公開N0.2010-258226)闡明，在N溝道型LDMOS晶體管中，STI結構的邊緣交錯，以防止因電場集中在STI結構的源側邊緣而造成導通電阻波動。
[0006]專利文獻2(美國專利N0.8357986)闡述，在LDMOS晶體管中，柵電極被部分嵌入半導體襯底主面上方形成的溝槽中。在這種情況下，柵電極沒有形成在遠離溝槽的漏區側，以減小柵電極和漏區之間的電容。另外，出于減小電容的目的，η型漂移區沒有形成在遠離溝槽的源區側。組成溝槽的側壁和底部的隔離溝槽中的柵電極與襯底的絕緣膜經由與LDMOS晶體管的柵絕緣膜大致一樣厚，因為接觸絕緣膜的襯底的內部用作溝道區。
[0007]非專利文獻I闡明，在P溝道型LDMOS晶體管的襯底中，電場在電子將注入柵氧化物膜中的方向上取向，使得當電場集中在STI結構的邊緣上方時，電子被加速并且注入柵氧化物膜中。還闡明，因電子注入造成的損害使STI結構的上邊緣處的柵氧化物膜受損。
[0008](非專利文獻 1:Yu_Hui Huang 等人的 Investigat1n of Multistage LinearReg1n Drain Current Degradat1n and Gate-Oxide Breakdown Under Hot-CarrierStress in B⑶HV PMOS(對在B⑶HV PMOS中在熱載流子應力下多級線性區漏電流減小和柵氧化物擊穿的研宄)，IRPS’ 11會議記錄，第444-448頁)
[0009]非專利文獻2闡明，除了柵氧化物膜的上述擊穿之外，由于電場不平衡，導致擊穿電壓降低。
[0010](非專利文獻 2:H.Fujii 等人的 HC1-1nduced off-state 1-V curve shiftingand subsequent destruct1n in an ST1-based LD-PMOS transistor (在基于 STI 的LD-PMOS晶體管中HCI誘導截止狀態1-V曲線漂移和后續破壞)，ISPSD’ 13的會議記錄，第379 - 382 頁)
【發明內容】
[0011]橫向擴散LDMOS晶體管的一個問題在于，在熱載流子應力下，導通電阻波動，因為電場集中在STI結構的源側邊緣，從而產生導致界面態的高電場，或者因為因碰撞電離產生的電子被注入STI結構的邊緣中。
[0012]另一個問題在于，在P溝道型LDMOS晶體管的襯底中，電場在電子將注入柵氧化物膜的方向上取向，使得電子在STI結構的邊緣處被加速并且被注入柵氧化物膜中，從而產生導致擊穿電壓下降的不平衡電場。非專利文獻I所闡述的另一個問題在于，因電子注入造成的損害使STI結構的上邊緣處的柵氧化物膜受損。
[0013]然而，日本未審專利申請公開N0.2010-258226描述了一種在STI結構的底邊緣形成的交錯體以抑制電場集中，該結構可允許襯底中的電場整體減小，但不會防止擊穿電壓降低。也就是說，雖然在STI結構的底邊緣往往會出現襯底中的電場集中，但日本未審專利申請公開N0.2010-258226的結構形成電場集中在邊緣的多個拐角并且還致使電場集中在更靠近柵氧化物膜形成的交錯體附近。這樣促使電子進一步注入柵氧化物膜。
[0014]在閱讀了下面的描述和附圖后，本發明的其它目的和優點將變得清楚。
[0015]在本申請公開的實施例中，如下地簡要說明一個代表性實施例。
[0016]根據本發明，提供了一種半導體器件，在該半導體器件中，溝槽形成在LDMOS晶體管分離絕緣膜的上表面上方，使得柵電極部分嵌入溝槽中。
[0017]根據本申請公開的一個實施例，半導體器件的可靠性提高。特別地，熱載流子應力下的導通電阻波動被抑制。還可以防止在熱載流子應力下諸如擊穿電壓下降和柵氧化物膜擊穿的嚴重現象。
【附圖說明】
[0018]圖1是示出根據本發明的第一實施例的半導體器件的平面圖；
[0019]圖2是沿圖2中的A-A線截取的剖視圖；
[0020]圖3是說明如何制造第一實施例的半導體器件的剖視圖；
[0021]圖4是繼圖3之后的并且說明如何制造半導體器件的剖視圖；
[0022]圖5是繼圖4之后的并且說明如何制造半導體器件的剖視圖；
[0023]圖6是繼圖5之后的并且說明如何制造半導體器件的剖視圖；
[0024]圖7是繼圖6之后的并且說明如何制造半導體器件的剖視圖；
[0025]圖8是繼圖7之后的并且說明如何制造半導體器件的剖視圖；
[0026]圖9是示出第一實施例的LDMOS晶體管中柵電流如何隨著溝槽寬度變化的曲線圖表不;
[0027]圖10是示出圖2中的一部分的放大剖視圖；
[0028]圖11是示出沿著分離絕緣膜的源側邊緣的半導體襯底側上的電場的曲線圖表示;
[0029]圖12是示出沿著分離絕緣膜的源側邊緣的半導體襯底側上的碰撞電離產生速率的曲線圖表不；
[0030]圖13是示出分離絕緣膜底部的半導體襯底側上的電場的曲線圖表示；
[0031]圖14是示出分離絕緣膜底部的半導體襯底側上的碰撞電離產生速率的曲線圖表示;
[0032]圖15是截止擊穿電壓和導通擊穿電壓相對于溝槽寬度的變化的曲線圖表示；
[0033]圖16是示出導通電阻相對于溝槽寬度的變化的曲線圖表示；
[0034]圖17是示出柵電流相對于分離絕緣膜的源側邊緣和溝槽之間的距離的變化的曲線圖表不;
[0035]圖18是示出截止擊穿電壓和導通擊穿電壓相對于分離絕緣膜的源側邊緣和溝槽之間的距離的變化的曲線圖表示；
[0036]圖19是示出柵電流相對于柵電極覆蓋量的變化的曲線圖表示；
[0037]圖20是示出一方面柵電極覆蓋量與距離之比和另一方面導通擊穿電壓和截止擊穿電壓之間的關系的曲線圖表示；
[0038]圖21是示出一方面柵電極覆蓋量與距離之比和另一方面導通電阻之間的關系的曲線圖表不;
[0039]圖22是示出柵電流相對于溝槽深度的變化的曲線圖表示；
[0040]圖23是示出截止擊穿電壓和導通擊穿電壓相對于溝槽深度的關系的曲線圖表示;
[0041]圖24是示出分離絕緣膜底部的半導體襯底側電場的曲線圖表示；
[0042]圖25是示出分離絕緣膜底部的半導體襯底側碰撞電離產生速率的曲線圖表示；
[0043]圖26是示出作為本發明的第二實施例的半導體器件的平面圖；
[0044]圖27是示出作為第二實施例的半導體器件的變形的平面圖；
[0045]圖28是沿圖26中的D-D線截取的剖視圖；
[0046]圖29是就其內的LDMOS晶體管的柵電流而言比較第一實施例與第二實施例的曲線圖表示；
[0047]圖30是就其內的LDMOS晶體管的導通擊穿電壓和截止擊穿電壓而言比較第一實施例與第二實施例的曲線圖表示；
[0048]圖31是就其內的LDMOS晶體管的導通電阻而言比較第一實施例與第二實施例的曲線圖表不;
[0049]圖32是示出作為本發明的第三實施例的半導體器件的剖視圖；
[0050]圖33是示出作為本發明的第四實施例的半導體器件的剖視圖；
[0051]圖34是就其內的LDMOS晶體管的阱電流而言比較第四實施例與第一比較例的曲線圖表示；
[0052]圖35是就其內的LDMOS晶體管的截止擊穿電壓和導通擊穿電壓而言比較第四實施例與第一比較例的曲線圖表示；
[0053]圖36是就其內的LDMOS晶體管的導通電阻而言比較第四實施例與第一比較例的曲線圖表示；
[0054]圖37是示出作為第一比較例的半導體器件的N溝道型LDMOS晶體管的剖視圖；
[0055]圖38是示出作為第一比較例的另一個半導體器件的P溝道型LDMOS晶體管的剖視圖；
[0056]圖39是示出作為第二比較例的半導體器件的N溝道型LDMOS晶體管的剖視圖；
[0057]圖40是示出作為第二比較例的另一個半導體器件的P溝道型LDMOS晶體管的剖視圖；
[0058]圖41是示出一方面第一比較例和第二比較例的半導體器件經受應力期間所過去的時間和另一方面它們的截止擊穿電壓之間的關系的曲線圖表示；
[0059]圖42是示出一方面第一比較例和第二比較例的半導體器件經受應力期間所過去的時間和另一方面它們的柵電流之間的關系的曲線圖表示；
[0060]圖43是示出一方面第一比較例和第二比較例的半導體器件經受應力期間所過去的時間和另一方面它們的導通電阻之間的關系的曲線圖表示；
[0061]圖44是示出作為第一比較例的半導體器件的柵電流相對于其內柵電極的覆蓋量的變化的曲線圖表示；以及
[0062]圖45是示出作為第一比較例的半導體器件的截止擊穿電壓和導通擊穿電壓相對于其內柵電極的覆蓋量的變化的曲線圖表示。
【具體實施方式】
[0063]以下，將參照附圖詳細說明本發明的優選實施例。貫穿說明實施例的附圖，相同的參考符號表示相同或功能上等同的組件，如果冗余，則將不再重復對其的說明。在隨后的描述中，原則上將不再重復對實施例的相同或對應組件的說明，除非特別需要。
[0064]在下面為了說明實施例而使用的附圖中，為了便于觀看，可將甚至平面圖中的一些部分加陰影。
[0065](第一實施例)
[0066]下面參照圖1和圖2說明作為本發明的第一實施例的半導體器件的結構。圖1是示出作為根據本發明的第一實施例的LDMOS半導體的結構的平面圖。圖2是沿圖1中的A-A線截取的剖視圖。圖1和圖2中示出的LDMOS晶體管PDl是P溝道型MOS FET(場效應晶體管)。
[0067]圖1示出:半導體襯底SB ;分離絕緣膜SI