半導體裝置與應用其的半導體裝置封裝體的制作方法
【技術領域】
[0001]本發明是有關于一種半導體裝置。
【背景技術】
[0002]場效晶體管(Field Effect Transistor)是一種利用材料中的電場效應以控制電流的開關元件，其被廣泛應用于半導體元件的電路中。具體而言，場效晶體管包含柵極、源極、漏極與有源層，源極與漏極分別位于有源層的相對兩側。藉由控制柵極的電壓而影響通道的開關，源極與漏極之間因此可導通電流以處于開啟狀態。
[0003]一般而言，因應不同的設計，場效晶體管內部會存在寄生電容，這些寄生電容會降低場效晶體管的操作特性。另一方面，在場效晶體管的封裝結構中，不良的封裝形態亦會提升場效晶體管的寄生電容。因此場效晶體管的內部設計與其封裝設計皆為目前業界發展的重點之一。
【發明內容】
[0004]本發明的一態樣提供一種半導體裝置，包含有源層、至少一源極、至少一漏極、至少一柵極、間介電層、至少一源極中間層、至少一源極間插塞、至少一漏極中間層、至少一漏極間插塞、至少一柵極中間層與至少一柵極間插塞。有源層的材質為三五族半導體。源極位于有源層上。漏極位于有源層上。柵極位于有源層上，并介于源極與漏極之間。間介電層覆蓋源極、漏極與柵極。間介電層具有至少一第一源極間通孔、至少一第一漏極間通孔與至少一柵極間通孔。源極中間層位于間介電層上。源極間插塞位于第一源極間通孔中，并電性連接源極與源極中間層。漏極中間層位于間介電層上。漏極間插塞位于第一漏極間通孔中，并電性連接漏極與漏極中間層。柵極中間層位于間介電層上。柵極間插塞位于柵極間通孔中，并電性連接柵極與柵極中間層。
[0005]在一或多個實施方式中，半導體裝置更包含至少一柵極場板，與柵極一體成型。
[0006]在一或多個實施方式中，半導體裝置更包含至少一柵極場板，位于有源層與間介電層之間，位于柵極與漏極之間。柵極間插塞與柵極間通孔皆為多個，至少部份的柵極間插塞電性連接柵極場板與柵極中間層。
[0007]在一或多個實施方式中，源極中間層與柵極分別于有源層的正投影不重疊。
[0008]在一或多個實施方式中，源極中間層與柵極分別于有源層的正投影部份重疊。
[0009]在一或多個實施方式中，半導體裝置更包含保護層，覆蓋有源層。保護層具有至少一源極開口與至少一漏極開口于其中。源極與漏極分別位于源極開口與漏極開口中，以電性接觸有源層。
[0010]在一或多個實施方式中，半導體裝置更包含柵極介電層，至少介于柵極與保護層之間。
[0011]在一或多個實施方式中，柵極介電層具有至少一第二源極間通孔，且間介電層覆蓋柵極介電層，源極間插塞更位于第二源極間通孔中。
[0012]在一或多個實施方式中，柵極介電層具有至少一第二漏極間通孔，且間介電層覆蓋柵極介電層，漏極間插塞更位于第二漏極間通孔中。
[0013]在一或多個實施方式中，保護層具有一柵極開口于其中，柵極與柵極介電層共形地覆蓋柵極開口。
[0014]在一或多個實施方式中，有源層具有一凹槽，且保護層具有一柵極開口于其中，并暴露凹槽。柵極介電層與柵極共形地覆蓋柵極開口與凹槽。
[0015]在一或多個實施方式中，半導體裝置更包含第一絕緣層、第一源極墊、第一漏極墊、至少一源極插塞與至少一漏極插塞。第一絕緣層覆蓋源極中間層、柵極中間層與漏極中間層。第一絕緣層具有至少一源極通孔與至少一漏極通孔于其中。第一源極墊位于第一絕緣層上。第一漏極墊位于第一絕緣層上。源極插塞位于源極通孔中，并電性連接第一源極墊與源極中間層。漏極插塞位于漏極通孔中，并電性連接第一漏極墊與漏極中間層。
[0016]在一或多個實施方式中，第一源極墊、第一漏極墊與柵極中間層于有源層上的正投影互不重疊。
[0017]在一或多個實施方式中，源極中間層在有源層上的正投影形成一源極區域，第一漏極墊在有源層上的正投影形成一漏極墊區域。漏極墊區域與源極區域至少部分重疊，且漏極墊區域與源極區域的重疊區域的面積，小于或等于40%的源極區域的面積。
[0018]在一或多個實施方式中，漏極中間層在有源層上的正投影形成一漏極區域，第一源極墊在有源層上的正投影形成一源極墊區域。源極墊區域與漏極區域至少部分重疊，且源極墊區域與漏極區域的重疊區域的面積，小于或等于40%的漏極區域的面積。
[0019]在一或多個實施方式中，單位長度的第一源極墊所具有的電阻值小于單位長度的源極所具有的電阻值。
[0020]在一或多個實施方式中，單位長度的第一漏極墊所具有的電阻值小于單位長度的漏極所具有的電阻值。
[0021]在一或多個實施方式中，源極、漏極與柵極在有源層上的正投影共同界定出一有源區，且源極墊區域至少部分落在有源區中。
[0022]在一或多個實施方式中，源極、漏極與柵極在有源層上的正投影共同界定出一有源區，且第一漏極墊在有源層上的正投影形成一漏極墊區域，漏極墊區域至少部分落在有源區中。
[0023]在一或多個實施方式中，第一源極墊包含源極墊本體與至少一源極墊分支。源極墊本體在有源層上的正投影與漏極區域至少部分重疊。第一漏極墊包含漏極墊本體與至少一漏極墊分支。漏極墊本體與源極墊本體分開。漏極墊本體在有源層上的正投影與源極區域至少部分重疊，且源極墊分支由源極墊本體向漏極墊本體的方向延伸。漏極墊分支由漏極墊本體向源極墊本體的方向延伸。
[0024]在一或多個實施方式中，半導體裝置更包含第二絕緣層、第二源極墊、第二漏極墊、源極墊連接部與漏極墊連接部。第二絕緣層置于第一源極墊、第一漏極墊與第一絕緣層上，其中第二絕緣層具有一源極墊開口與一漏極墊開口，分別暴露出部分的第一源極墊與第一漏極墊，且第二絕緣層的厚度大于7微米。第二源極墊置于第二絕緣層上。第二漏極墊與第二源極墊分開，且置于第二絕緣層上。源極墊連接部位于源極墊開口中，并電性連接第一源極墊與第二源極墊。漏極墊連接部位于漏極墊開口中，并電性連接第一漏極墊與第二漏極墊。
[0025]本發明的另一態樣提供一種半導體裝置封裝體，包含基板、上述的半導體裝置與導線架。半導體裝置置于基板上。導線架置于基板相對半導體裝置的一側，且電性連接柵極。
[0026]在一或多個實施方式中，半導體裝置封裝體更包含柵極接腳、源極接腳與漏極接腳。柵極接腳電性連接導線架與柵極。源極接腳與漏極接腳分別電性連接源極與漏極，且分別與導線架電性絕緣。
[0027]在一或多個實施方式中，半導體裝置封裝體更包含間絕緣層，置于導線架與基板之間，且基板與導線架之間的寄生電容小于基板與半導體裝置之間的寄生電容。
[0028]本發明的再一態樣提供一種半導體裝置封裝體，包含基板、上述的半導體裝置與導線架。半導體裝置置于基板上。導線架置于基板相對于半導體裝置的一側，且分別與柵極、源極與漏極電性絕緣。
[0029]在一或多個實施方式中，半導體裝置封裝體更包含柵極接腳、源極接腳與漏極接腳，分別電性連接柵極、源極與漏極。
[0030]本發明的又一態樣提供一種半導體裝置封裝體，包含基板、上述的半導體裝置、導線架與間絕緣層。半導體裝置置于基板上。導線架置于基板相對半導體裝置的一側，且電性連接源極或漏極。間絕緣層置于基板與導線架之間，且基板與導線架之間的寄生電容小于基板與半導體裝置之間的寄生電容。
[0031]在一或多個實施方式中，半導體裝置封裝體更包含柵極接腳、源極接腳與漏極接腳。柵極接腳電性連接柵極。源極接腳與漏極接腳分別電性連接源極與漏極，且源極接腳與漏極接腳其中一者電性連接導線架。
[0032]本發明的又一態樣提供一種半導體裝置封裝體，包含基板、上述的半導體裝置與導線架。半導體裝置置于基板上。導線架包含第一部分、第二部分與第三部分。第一部分電性連接柵極，第二部分電性連接源極，且第三部分電性連接漏極，，其中半導體裝置以覆晶型式電性連接導電架。
[0033]在一或多個實施方式中，半導體裝置為一空乏型晶體管。半導體裝置封裝體更包含增強型晶體管，且空乏型晶體管的源極電性連接增強型晶體管的漏極。
[0034]在一或多個實施方式中，空乏型晶體管的柵極電性連接該增強型晶體管的源極。
[0035]上述本實施方式的半導體裝置能夠降低半導體裝置整體的寄生電容，并且柵極中間層能夠分散半導體裝置內部的電場，以提高崩潰電壓。
【附圖說明】
[0036]圖1為本發明一實施方式的半導體裝置的上視圖。
[0037]圖2為沿圖1的線段2-2的剖面圖。
[0038]圖3為圖1的半導體裝置另一實施方式的剖面圖。
[0039]圖4為圖1的半導體裝置又一實施方式的剖面圖。
[0040]圖5為圖1的半導體裝置再一實施方式的剖面圖。
[0041]圖6為本發明另一實施方式的半導體裝置的上視圖。
[0042]圖7A為沿圖6的線段7A-7A的剖面圖。
[0043]圖7B為沿圖6的線段7B-7B的剖面圖。
[0044]圖7C為沿圖6的線段7C-7C的剖面圖。
[0045]圖8為本發明又一實施方式的半導體裝置的上視圖。
[0046]圖9A為沿圖8的線段9A-9A的剖面圖。
[0047]圖9B為沿圖8的線段9B-9B的剖面圖。
[0048]圖9C為沿圖8的線段9C-9C的剖面圖。
[0049]圖9D為沿圖8的線段9D-9D的剖面圖。
[0050]圖10為本發明一實施方式的半導體裝置封裝體的上視圖。
[0051]圖11為沿圖10的線段11-11的剖面圖。
[0052]圖12為本發明另一實施方式的半導體裝置封裝體的上視圖。
[0053]圖13為圖12的半導體裝置封裝體的電路圖。
[0054]圖14為本發明再一實施方式的半導體裝置封裝體的上視圖。
[0055]圖15為圖14沿線段15-15的剖面圖。
[0056]圖16為本發明又一實施方式的半導體裝置封裝體的上視圖。
[0057]圖17為本發明另一實施方式的半導體裝置封裝體的上視圖。
[0058]圖18為本發明再一實施方式的半導體裝置封裝體的上視圖。
[0059]圖19為本發明又一實施方式的半導體裝置封裝體的上視圖。
[0060]圖20為本發明另一實施方式的半導體裝置封裝體的上視圖。
[0061]圖21為本發明再一實施方式的半導體裝置封裝體的底視圖。
[0062]其中，附圖標記說明如下:
[0063]100:半導體裝置102:有源區
[0064]110:有源層112:氮化鎵層
[0065]114:氮化鎵鋁層116:凹槽
[0066]120,830:源極130、840:漏極
[0067]140,820:柵極145:柵極場板
[0068]147、149、184:端點 150:間介電層
[0069]152:第一源極間通孔154:第一漏極間通孔
[0070]156:柵極間通孔160:源極中間層
[0071]165:源極間插塞170:漏極中間層
[0072]175:漏極間插塞180:柵極中間層
[0073]185:柵極間插塞190:絕緣區
[0074]210:保護層212:源極開口
[0075]214:漏極開口216:柵極開口
[0076]220:柵極介電層222:第二源極間通孔
[0077]224:第二漏極間通孔 230:第一絕緣層
[0078]232:源極通孔234:漏極通孔
[0079]240:第一源極墊242:源極墊本體
[0080]244:源極墊分支245:源極插塞
[0081]250:第一漏極墊