一種深溝槽隔離結構及其制備方法
【技術領域】
[0001]本發明涉及半導體領域，具體地，本發明涉及一種深溝槽隔離結構及其制備方法。
【背景技術】
[0002]隨著集成電路的內部元件的積集度(integrat1n)不斷地提升,相鄰元件間的間由于距離縮短，彼此電子干擾的可能性因而提高，為此，必須有適當的隔離結構，以避免元件之間的互相干擾。
[0003]一般而言，特別是針對高壓元件而言，為了隔絕位于低濃度深阱區或是低濃度多晶硅層中的高壓元件，必須使用深溝槽(de印trench)來達到所需要的隔絕程度。
[0004]通常將深度在3μπι以上的溝槽稱為深溝槽，深溝槽結構在現今的半導體技術中得到較為廣泛的應用，深溝槽隔離結構主要用于高功率的集成BCD電路或者智能功率技術(smart power technology),其中深溝槽良好的隔離可以使得各種高低壓器件例如模擬、數字、高壓以及EE等集成在一起，而不會引起EMI (電磁干擾)的干擾。例如，深溝槽可作為隔離結構以隔絕不同操作電壓的電子器件。
[0005]現有技術中深溝槽隔離的制備方法如圖1a-1d所示，首先提供半導體襯底，所述半導體襯底中形成有有源區102，以在所述有源區102中形成各種有源器件，然后在所述有源區102中蝕刻形成深溝槽10，在所述深溝槽的側壁上形成氧化物層103，所述氧化物層作為保護層，然后在所述深溝槽10中填充摻雜的多晶硅材料104，以形成所述深溝槽隔離，最后在所述有源區內形成淺溝槽隔離結構。進一步，所述半導體襯底的背面還形成有導電材料層101，作為優選，所述導電材料層101為多晶硅材料層。
[0006]上述工藝方法雖然簡單，但是隨著器件的不斷縮小，所述深溝槽隔離的頂部隔離問題成為需要克服的問題，在深溝槽隔離的頂部要求在于將有源區102和所述深溝槽10中填充摻雜的多晶硅材料104有良好的隔離，在STI的邊緣，還有有源區102區有漏電的風險；受到STI形貌的限制，不可避免的在有源區102與淺溝槽隔離結構頂端有一個狹窄的區域，如圖1d圓圈所述的區域，造成有源區102與深溝槽的多晶硅材料區域隔離不良。
[0007]因此，需要對目前所述深溝槽隔離結構的制備方法作進一步的改進，以便消除上述問題。
【發明內容】
[0008]在
【發明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發明的
【發明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0009]本發明為了克服目前存在問題，提供了一種深溝槽隔離結構的制備方法，包括:
[0010]提供半導體襯底，所述半導體襯底中形成有淺溝槽隔離結構；
[0011]圖案化所述淺溝槽隔離結構和所述半導體襯底，以在所述淺溝槽隔離結構和所述半導體襯底中形成深溝槽；
[0012]在所述深溝槽的側壁上形成氧化物保護層；
[0013]選用半導體材料填充所述深溝槽，以形成深溝槽隔離結構。
[0014]作為優選，所述深溝槽位于所述淺溝槽隔離結構的中間部位，以使所述淺溝槽隔離結構包圍所述深溝槽的頂部。
[0015]作為優選，所述半導體襯底中形成有有源區，所述深溝槽隔離結構位于所述有源區內。
[0016]作為優選，選用半導體材料填充所述深溝槽之后，還進一步包括平坦化的步驟。
[0017]作為優選，所述半導體材料選用摻雜的多晶硅。
[0018]本發明還提供了一種深溝槽隔離結構，包括:
[0019]半導體襯底；
[0020]淺溝槽隔離結構，位于所述半導體襯底中；
[0021]深溝槽隔離，嵌于所述淺溝槽隔離結構和所述半導體襯底中，所述淺溝槽隔離結構環繞包圍住所述深溝槽隔離的頂部。
[0022]作為優選，所述半導體襯底中還形成有有源區，所述淺溝槽隔離結構和所述深溝槽隔離位于所述有源區中。
[0023]作為優選，所述深溝槽隔離包括位于深溝槽側壁上的氧化物保護層以及位于中心的半導體材料。
[0024]本發明為了解決現有技術中深溝槽隔離結構頂部隔離不良的問題，提供了一種新的制備方法，在所述方法中首先在所述半導體襯底中形成淺溝槽隔離結構，然后在所述隔離結構和所述半導體襯底中形成深溝槽，然后形成側壁氧化物層并填充摻雜的多晶硅，以形成所述深溝槽隔離結構，通過所述方法制備得到的深溝槽隔離被所述淺溝槽隔離結構包圍，增強了所述深溝槽隔離結構的隔離效果，工藝上對準要求降低，減少了工藝步驟，增加了工藝可實現度。
【附圖說明】
[0025]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的裝置及原理。在附圖中，
[0026]圖1a-1d為現有技術中深溝槽隔離結構的制備過程示意圖；
[0027]圖2a_2d本發明一具體實施例中所述深溝槽隔離結構的制備過程示意圖；
[0028]圖3本發明一具體實施例中所述深溝槽隔離結構的工藝流程圖。
【具體實施方式】
[0029]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0030]為了徹底理解本發明，將在下列的描述中提出詳細的描述，以說明本發明所述深溝槽隔離結構及制備方法。顯然，本發明的施行并不限于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0031]應予以注意的是，這里所使用的術語僅是為了描述具體實施例，而非意圖限制根據本發明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數形式也意圖包括復數形式。此外，還應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0032]現在，將參照附圖更詳細地描述根據本發明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施例。應當理解的是，提供這些實施例是為了使得本發明的公開徹底且完整，并且將這些示例性實施例的構思充分傳達給本領域普通技術人員。在附圖中，為了清楚起見，夸大了層和區域的厚度，并且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0033]本發明為了解決現有技術中存在的問題，提供了一種新的制備深溝槽隔離結構的方法，包括:
[0034]提供半導體襯底，所述半導體襯底中形成有淺溝槽隔離結構；
[0035]圖案化所述淺溝槽隔離結構和部分所述半導體襯底，以在所述淺溝槽隔離結構和部分所述半導體襯底中形成深溝槽；
[0036]在所述深溝槽的側壁上形成氧化物保護層；
[0037]選用半導體材料填充所述深溝槽，并平坦化所述半導體材料，以形成深溝槽隔離結構。
[0038]實施例1
[0039]下面結合圖2a_2d對本發明一【具體實施方式】中所述深溝槽隔離結構的制備方法。
[0040]首先，執行步驟201，提供半導體襯底，在所述半導體襯底中形成淺溝槽隔離結構203。
[0041]具體地，如圖2a所示，提供半導體襯底，所述半導體襯底可以是以下所提到的材料中的至少一種:娃、絕緣體上娃(SOI)、絕緣體上層疊娃(SSOI)等。進一步,所述半導體襯底的背面還形成有導電材料層201，作為優選，所述導電材料層201為多晶硅材料層。
[0042]進一步，所述半導體襯底上可以被定義有源區202。在該有源區202上還可以包含有其他的有源器件，為了方便，在所示圖形中并沒有標示。
[0043]在所述有源區202中形成淺溝槽隔離結構203，所述淺溝槽隔離203的形成方法可以選用現有技術中常用的方法，例如首先，在半導體襯底上依次形成第一氧化物層和第一氮化物層。接著，執行干法刻蝕工藝，依次對第一氮化物層、第一氧化物層和半導體襯底進行刻蝕以形成溝槽。具體地，可以在第一氮化物層上形成具有圖案的光刻膠層，以該光刻膠層為掩膜對第一氮化物層進行干法刻蝕，以將圖案轉移至第一氮化物層，并以光刻膠層和第一氮化物層為掩膜對第一氧化物層和半導體襯底進行刻蝕，以形成溝槽。當然還可以采用其它方法來形成溝槽，由于該工藝以為本領域所熟知，因此不再做進一步描述。
[0044]然后，在溝槽內填充淺溝槽隔離材料，以形成淺溝槽隔離結構。具體地，可以在第一氮化物層上和溝槽內形成淺溝槽隔離材料，所述淺溝槽隔離材料可以為氧化硅、氮氧化硅和/或其它現有的低介電常數材料；執行化學機械研磨工藝并停止在第一氮化物層上，以形成具有淺溝槽隔離結構203。
[0045]執行步驟202，圖案化所述淺溝槽隔離結構204和所述半導體襯底的有源區，以在所述淺溝槽隔離結構204和所述半導體襯底中形成深溝槽20。
[0046]具體地，如圖2b所示，在所述淺溝槽隔離結構204和所述半導體襯底上形成圖案化的掩膜層，所述掩膜層中定義了所述深溝槽的位置以及開口的關鍵尺寸。
[0047]在一【具體實施方式】中，在所述淺溝槽隔離結構204和所述半導體襯底上形成硬掩膜層，其材料為無定型碳，可以采用化學氣相沉積、等離子體增強化學氣相沉積來形成無定型碳層，在硬掩膜層上形成電介質抗反射涂層(DARC)，其材料為氮氧化硅，可以采用化學氣沉積的方法制備電