半導體裝置、分壓電路、電壓調節器及快閃存儲器的制造方法
【技術領域】
[0001]本發明是關于一種半導體裝置、分壓電路、電壓調節器及快閃存儲器，主要關于一種半導體裝置具有分割阻抗的阻抗分壓電路，特別是用于快閃存儲器的高電壓產生電路等的分壓電路。
【背景技術】
[0002]為了滿足高速且低電力消耗的要求，NAND型的快閃存儲器改使用低電力供給。因此，快閃存儲器在編程或刪除操作時使用芯片內部所產生的高電壓。在編程操作中，內部的高電壓產生電路，若不提供穩定的高電壓至大負載的區塊(存儲器陣列)，所可產生的電壓大約30V。電壓調節器在此種產生高電壓的狀況下，可使用用于減少電力消耗的高阻抗元件的分壓電路以減少流入電流(Sink current)。
[0003]在日本專利特開2004-140144號公報所揭露的現有技術中，第一輸出設定電路設置于參考電壓與反饋節點之間，第二輸出設定電路設置于反饋節點與輸出端子之間。當輸出端子耦接至負載時，第一以及第二輸出設定電路的開關短路，電流從分壓電路的低阻抗元件側的路徑流出，反饋節點的電壓快速的隨著負載變化。因此，可防止附于抵抗元件的寄生電容所造成的電路操作不穩定。此外，日本專利特開2013-38234號公報所揭露的現有技術關于一種分壓電路，包括串聯的阻抗Rl以及R2，而阻抗Rl以及R2由半導體基板的井內的擴散區所形成。設置于阻抗Rl擴散區的分壓節點連接至阻抗R2的阱，借以抑制阻抗Rl與R2的變化率差。
【發明內容】
[0004]本發明要解決的技術問題是:提供一種半導體裝置、分壓電路、電壓調節器及快閃存儲器，以解決上述問題。
[0005]本發明解決問題的技術方案為:提供一種半導體裝置，該半導體裝置具有包含有半導體區的半導體基板以及通過半導體區的絕緣膜形成的導電材料所構成的阻抗。第一電壓以及作為參考電壓的第二電壓提供至上述阻抗，而通過上述阻抗所產生的第一電壓與第二電壓的中間電壓提供至上述半導體區。
[0006]較佳的實施例中，當第一電壓為Vl且第二電壓為V2時，上述中間電壓為(Vl-V2)/2。當上述第一電壓為可變時，上述中間電壓為可變。較佳的實施例中，上述阻抗為摻入雜質的一多晶硅層。較佳的實施例中，上述多晶硅層從上述中間電壓所生成的位置電連接至上述半導體區。較佳的實施例中，上述多晶硅層包括耦接至上述第一電壓的一第一多晶硅層以及耦接至上述第二電壓的一第二多晶硅層，而上述第一多晶硅層以及上述第二多晶硅層從上述中間電壓所生成的位置電連接至上述半導體區。較佳的實施例中，具有高雜質濃度的一擴散區形成于上述半導體區中上述中間電壓所施加的區域。較佳的實施例中，上述擴散區通過一導電構件電連接至上述阻抗中的上述中間電壓所生成的位置。較佳的實施例中，上述半導體區為形成于上述半導體基板內的阱。
[0007]本發明還提供一種半導體裝置，該半導體裝置包括第一導電型的第一阱、形成于上述第一阱中的第二導電型的第二阱、形成于上述第二阱中的第一導電型的第一擴散區以及第二擴散區、用于連接第一及第二擴散區并形成于第二阱中的第一、第二擴散區之間的第二導電型的第三擴散區、施加第一電壓至第一擴散區的第一導電構件、施加第二電壓至第二擴散區的第二導電構件、以及電連接至上述第一擴散區，上述第二擴散區以及上述第三擴散區的第三導電構件，且半導體裝置具有將第一擴散區以及第二擴散區作為阻抗的功倉泛。
[0008]較佳的實施例中，上述第三導電構件提供上述第一擴散區以及上述第二擴散區所形成的上述第一電壓以及上述第二電壓的一中間電壓至上述第三擴散區。較佳的實施例中，上述第一電壓為Vl且上述第二電壓為V2時，上述中間電壓為(Vl-V2)/2。
[0009]本發明又提供一種分壓電路，該分壓電路通過上述的半導體裝置所構成。
[0010]本發明另提供一種電壓調節器，該電壓調節器包括上述記載的半導體裝置所構成的分壓電路，以及用以接收通過上述分壓電路的上述阻抗所分壓的一反饋電壓、比較上述反饋電壓與一參考電壓、將對應于比較結果的電壓輸出至上述分壓電路的比較電路。
[0011]本發明還提供一種快閃存儲器，該快閃存儲器包括分壓電路以及電壓調節器。
[0012]通過本發明，通過阻抗所產生的中間電壓提供至半導體區，可減少在半導體區所形成的寄生電容。因此，改善了半導體裝置的反應時間。
【附圖說明】
[0013]圖1是顯示一實施例的用于傳統快閃存儲器的電壓調節器的電路圖。
[0014]圖2是顯示根據本發明一實施例的電壓調節器的電路組成的示意圖。
[0015]圖3A、3B是顯示阻抗與阱之間所產生的電位差的示意圖。
[0016]圖4A?4D是顯示根據本發明一實施例的分壓電路的阻抗的組成的剖面圖。
[0017]圖5是顯示根據本發明一實施例的分壓電路的組成的剖面圖。
[0018]圖6是顯示根據本發明另一實施例的分壓電路的阻抗的組成的剖面圖。
[0019]圖7是顯示根據本發明另一實施例的分壓電路的組成的剖面圖。
[0020]符號說明:
[0021]10、100?電壓調節器；
[0022]20?比較電路；
[0023]30、110?分壓電路；
[0024]200?硅基板；
[0025]202、240、240A、240B、400、402、404 ?阱；
[0026]210?硅氧化膜；
[0027]220、220A、220B ?多晶硅層；
[0028]230?金屬構件；
[0029]250、252、254、420A、420B、430 ?擴散區；
[0030]260?層間絕緣膜；
[0031]270、280、290、300、310、320 ?金屬層；
[0032]440?絕緣膜；
[0033]450、460、470、480 ?導電構件；
[0034]Active?啟動信號；
[0035]Cp、Cp1、Cpw ?電容；
[0036]Nl、N2、N3、Nc、Ncl、Nc2、Nt ?節點；
[0037]R1、R2、R3、R4、R5、R6、R7、R8 ?阻抗；
[0038]Ref?參考電壓；
[0039]S1、S2?選擇信號；
[0040]T1、T2、T3、T4、T5、T6、T10、T11、T20、T21 ?晶體管；
[0041]Trim、/Trim ?信號；
[0042]V1、V2 ?電壓；
[0043]VDD?電壓源；
[0044]Vm?中間電壓；
[0045]Vout ?輸出。
【具體實施方式】
[0046]圖1是顯示一實施例的傳統的電壓調節器電路。電壓調節器10具有比較電路20以及連結至比較電路20的分壓電路30。比較電路20具有PMOS晶體管Tl以及T2耦接至電壓源VDD，NM0S晶體管T3以及T4分別串聯于PMOS晶體管Tl以及T2，以及NMOS晶體管T5共同耦接至NMOS晶體管T3以及T4。PMOS晶體管Tl以及T2的柵極共同耦接至節點NI。節點NI還連接至分壓電路30的PMOS晶體管T6的柵極。參考電壓Ref提供至晶體管T3的柵極，而分壓電路30的節點N3所產生的電壓提供至晶體管T4的柵極。啟動信號Active提供至晶體管T5的柵極，比較電路20在操作時晶體管T5為導通。比較電路20比較參考電壓Ref與節點N3的反饋電壓，若節點N3的反饋電壓比參考電壓Ref低，則降低節點NI的輸出電壓。因此，流經晶體管T6的電流增加。另一方面，若節點N3的反饋電壓比參考電壓Ref高，比較電路20升高節點NI的輸出電壓。因此，流經晶體管T6的電流減少。
[0047]分壓電路30包括PMOS晶體管T6耦接至電壓源VDD，以及阻抗R1、R2、R3、R4、R5、R6串聯耦接于晶體管T6與參考電壓(例如，接地電壓)之間。如附圖中的實施例，晶體管T6與阻抗Rl耦接的節點形成輸出端Vout。