一種半導體器件及其制造方法和電子裝置的制造方法
【技術領域】
[0001]本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制造方法和電子
>J-U ρ?α裝直。
【背景技術】
[0002]在半導體技術領域中，對于先進的CMOS邏輯器件，應力工程是改善器件性能的最重要的因素之一。對于PMOS而言，主要通過形成外延鍺硅源漏提高對溝道的壓應力，以提高載流子遷移率。
[0003]現有技術中的半導體器件的制造方法，在對PMOS采用應力工程技術時，如圖1A至ID所示，主要包括如下步驟:
[0004]步驟El:在半導體襯底100位于PMOS的柵極兩側的區域形成用于容置鍺硅層的溝槽1001，如圖1A所示。
[0005]其中，溝槽1001可以為碗狀、Σ型或其他合適的形狀。
[0006]步驟E2:在溝槽1001內形成嵌入式鍺硅層101，如圖1B所示。
[0007]其中，嵌入式鍺硅層101內可以摻雜有硼(B)。形成嵌入式鍺硅層101的方法，通常稱作選擇性外延生長法(selective epitaxy)。
[0008]步驟E3:在嵌入式鍺硅層101上形成硅蓋帽層102，如圖1C所示。
[0009]其中，硅蓋帽層102就是材料為硅的蓋帽層，在現有技術中其不摻雜任何其他元素。
[0010]步驟E4:對PMOS的源極和漏極區域進行離子注入和退火工藝，如圖1D所示。
[0011]在圖1D中，“向下的箭頭”用于示意離子注入工藝。圖1D并未示出在離子注入工藝之后的退火工藝。
[0012]其中，離子注入工藝用于調節PMOS的源極和漏極區域的載流子濃度。退火工藝，則主要用于激活注入的離子。
[0013]然而，在現有技術中，步驟E4中的離子注入工藝往往會破壞嵌入式鍺硅層102的晶格排列，導致嵌入式鍺硅層102對溝道施加的壓應力在很大程度上被釋放。壓應力被釋放，將導致PMOS器件的性能下降。
[0014]為解決現有技術中的上述技術問題，有必要提出一種新的半導體器件的制造方法。
【發明內容】
[0015]針對現有技術的不足，本發明提出一種新的半導體器件及其制造方法和電子裝置。
[0016]本發明實施例一提供一種半導體器件的制造方法，所述方法包括:
[0017]步驟SlOl:在半導體襯底的位于PMOS的柵極兩側的區域形成用于容置鍺硅層的溝槽；
[0018]步驟S102:在所述溝槽內形成摻雜有硼的嵌入式鍺硅層；
[0019]步驟S103:在所述嵌入式鍺硅層之上形成摻雜有硼的蓋帽層。
[0020]可選地，在所述嵌入式鍺硅層中，鍺的原子百分比為30%?50%。
[0021]進一步地，在所述嵌入式鍺硅層中，硼的含量為5E19?3E20。
[0022]其中，在所述步驟S102中，形成所述嵌入式鍺硅層的方法為選擇性外延生長法，其中，工藝的溫度為500?800°C，壓力為I?100托。
[0023]其中，在所述步驟S102中，在形成所述嵌入式鍺硅層的過程中所采用的反應氣體包括31!14、!1(:1、82!16、66!14和!12，其中，SiH4、HC1、B2H6 和 GeH4 的流速為 I ?100sccm, H2 的流速為0.1?50slm ；
[0024]或者，在形成所述嵌入式鍺硅層的過程中所采用的反應氣體包括DCS:SiH2Cl2、HCl、B2H6、GeHjPH2 ;其中，DCS、HC1、B2H6 和 GeH4 的流速為 I ?100sccm, H2 的流速為 0.1 ?50slm。
[0025]其中，在所述步驟S103中形成的所述蓋帽層中還摻雜有鍺。
[0026]進一步地，在所述蓋帽層中鍺的原子百分比為1%?10%。
[0027]可選地，在所述蓋帽層中，硼的含量為5E19?2E20。
[0028]本發明實施例二提供一種半導體器件，包括半導體襯底和位于所述半導體襯底上的PM0S，還包括形成于所述半導體襯底位于所述PMOS的柵極兩側的區域內的嵌入式鍺硅層以及位于所述嵌入式鍺硅層之上的蓋帽層，其中所述嵌入式鍺硅層與所述蓋帽層摻雜有硼。
[0029]可選地，在所述嵌入式鍺硅層中，鍺的原子百分比為30%?50%。
[0030]進一步地，在所述嵌入式鍺硅層中，硼的含量為5E19?3E20。
[0031]其中，所述蓋帽層中還摻雜有鍺。進一步地，在所述蓋帽層(202)中，鍺的原子百分比為1%?10%O
[0032]其中，在所述蓋帽層中硼的含量為5E19?2E20。
[0033]本發明實施例三提供一種電子裝置，其包括如上所述的半導體器件。
[0034]本發明的半導體器件的制造方法，通過形成位于嵌入式鍺硅層之上的摻雜有硼的蓋帽層，可以提高PMOS的源極和漏極區域的載流子濃度，因此可以省略現有技術中對PMOS的源極和漏極區域進行離子注入和退火工藝處理的步驟，即簡化了半導體器件制造的工藝流程。本發明的半導體器件，由于在位于嵌入式鍺硅層之上的蓋帽層中摻雜有硼，因此可以提高PMOS的性能進而提高整個半導體器件的性能。本發明的電子裝置，使用了上述半導體器件，同樣具有上述優點。
【附圖說明】
[0035]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0036]附圖中:
[0037]圖1A至圖1D為現有技術中的一種半導體器件的制造方法的相關步驟形成的結構的示意性剖視圖；
[0038]圖2A至圖2C為本發明實施例一的半導體器件的制造方法的相關步驟形成的結構的示意性剖視圖；
[0039]圖3為本發明實施例一的半導體器件的制造方法的一種示意性流程圖；
[0040]圖4為本發明實施例二的半導體器件的示意性剖視圖。
【具體實施方式】
[0041]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0042]應當理解的是，本發明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0043]應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。
[0044]空間關系術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關系。應當明白，除了圖中所示的取向以外，空間關系術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉90度或其它取向)并且在此使用的空間描述語相應地被解釋。
[0045]在此使用的術語的目的僅在于描述具體實施例并且不作為本發明的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括復數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
[0046]這里參考作為本發明的理想實施例(和中間結構)的示意圖的橫截面圖來描述發明的實施例。這樣，可以預期由于例如制造技術和/或容差導致的從所示形狀的變化。因此，本發明的實施例不應當局限于在此所示的區的特定形狀，而是包括由于例如制造導致的形狀偏差。例如，顯示為矩形的注入區在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入區到非注入區的二元改變。同樣，通過注入形成的埋藏區可導致該埋藏區和注入進行時所經過的表面之間的區中的一些注入。因此，圖中顯示的區實質上是示意性的，它們的形狀并不意圖顯示器件的區的實際形狀且并不意圖限定本發明的范圍。
[0047]為了徹底理解本發明，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本發明的技術方案。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0048]實施例一
[0049]下面，參照圖2A至圖2C和圖3來描述本發明實施例提出的半導體器件的制造方法。其中，圖2A至圖2C為本發明實施例的半導體器件的制造方法的相關步驟形成的結構的示意性剖視圖；圖3為本發明實施例的半導體器件的制造方法的一種示意性流程圖。
[0050]本實施例的半導體器件的制造方法，包括如下步驟:
[0051]步驟Al:在半導體襯底200的位于PMOS的柵極兩側的區域形成用于容置鍺硅層的溝槽2001，如圖2A所示。
[0052]其中，溝槽2001可以為碗狀、Σ型或其他合適的形狀。形成溝槽2001的