具有背側插入結構的半導體器件及其制造方法
【專利說明】
【背景技術】
[0001]半導體器件的制造包括主要在諸如硅晶片之類的半導體襯底的前側處導電和介電結構的形成和雜質區域的形成。在晶片前側上的處理之后在背側上形成介電結構和圖形化雜質區域受到嚴格的工藝約束。例如，對于背側處理可獲得的熱預算可以受限，從而導致關于可應用材料的進一步約束限制。需要提供一種簡化了在晶片背側處形成圖形化結構的制造半導體器件的方法，以及用以提供具有圖形化背側的半導體器件。
【發明內容】
[0002]一個實施例涉及一種制造半導體器件的方法。方法包括在形成于半導體基底層上的第一半導體層中形成空腔。空腔從第一半導體層的處理表面延伸至基底層。凹進的掩模襯墊形成在空腔的側壁的遠離處理表面的部分上，或者掩模插塞形成在遠離處理表面的空腔的一部分中。第二半導體層通過外延生長在處理表面上，其中第二半導體層跨越空腔。
[0003]根據另一實施例，半導體器件包括半導體本體，具有在前側的第一表面和在背側的平行于第一表面的第二表面、以及有源區域和邊緣終止區域。邊緣終止區域將有源區域與半導體本體的外表面分隔，其中外表面連接了第一表面和第二表面。有源區域中的元件結構主要形成為比第二表面更靠近第一表面。背側插入結構從第二表面延伸進入邊緣終端區域中的半導體本體中。
[0004]根據另一實施例，半導體器件包括半導體本體，具有在前側的第一表面和在背側的平行于第一表面的第二表面。元件結構主要形成為比第二表面更靠近第一表面。插入結構從第二表面延伸進入半導體本體中，其中插入結構包括相變材料、具有至少lE5cm/s的復合速度的復合結構、受主雜質或施主雜質。
[0005]本領域技術人員一旦閱讀了以下詳細說明書、以及一旦查看了附圖將認識到額外的特征和優點。
【附圖說明】
[0006]包括附圖以提供對于本發明的進一步理解，并且包含在該說明書中并且構成了其一部分。附圖示出了本發明的實施例，并且與說明書一起用于解釋本發明的原理。通過參考以下詳細說明書將使得本發明的其它一些實施例和有意優點變得更加易于理解。
[0007]圖1A是用于示出了在形成在基底層上形成的第一半導體層中空腔之后的、根據一個實施例關于對準標記的制造半導體器件的方法的半導體襯底的一部分的示意性剖視圖。
[0008]圖1B是在通過外延在第一半導體層上生長第二半導體層之后的圖1A的半導體襯底部分的示意性剖視圖。
[0009]圖1C是在移除了整個基底層之后的圖1B的半導體襯底部分的示意性剖視圖。
[0010]圖1D包括在光致抗蝕劑層曝光期間圖1C的半導體襯底部分的示意圖剖視圖。
[0011]圖1E是在形成了與背側插入結構對準的前側結構的圖1D的半導體襯底部分的示意性剖視圖。
[0012]圖1F是在移除了一部分基底層之后圖1B的半導體襯底部分的示意性剖視圖。
[0013]圖2A是用于示出在形成了輔助焊盤之后根據包括過度生長空腔的一個實施例的制造半導體器件的方法的半導體襯底的一部分的示意性剖視圖。
[0014]圖2B是在輔助焊盤之間選擇性生長第一半導體層之后的圖2A的半導體襯底部分的示意性剖視圖。
[0015]圖2C是在提供了掩模層之后圖2B的半導體襯底部分的示意性剖視圖。
[0016]圖2D是在凹進了掩模層之后圖2C的半導體襯底部分的示意性剖視圖。
[0017]圖2E是在封蓋了第一半導體層中空腔之后圖2D的半導體襯底部分的示意性剖視圖。
[0018]圖2F是通過外延生長了第二半導體層之后圖2E的半導體襯底部分的示意性剖視圖。
[0019]圖2G是在移除了基底層之后圖2F的半導體襯底部分的示意性剖視圖。
[0020]圖3A是在邊緣終止區域中提供了背側插入結構的根據一個實施例的半導體器件的一部分的示意性剖視圖。
[0021]圖3B是圖3A的半導體器件的示意性橫向剖視圖。
[0022]圖4A是具有增大了反向阻擋能力的背側插入結構的根據一個實施例的半導體器件的一部分的示意性剖視圖。
[0023]圖4B是圖4A的半導體器件的示意性橫向剖視圖。
[0024]圖5A是用于示出在提供具有包含雜質的處理材料的插入結構之后、提供了沿著背側處插入結構形成的場停止部分的根據一個實施例的制造半導體器件的方法的半導體襯底的一部分的不意性剖視圖。
[0025]圖5B是在雜質向外擴散之后的圖5A的半導體襯底部分的不意性剖視圖。
[0026]圖6是具有沿著背側處插入結構形成的反摻雜島的根據一個實施例的半導體器件的一部分的示意性剖視圖。
[0027]圖7是具有包括相變材料的背側插入結構的根據一個實施例的半導體器件的一部分的示意性剖視圖。
[0028]圖8是具有沿著基底層和第一半導體層之間界面的空隙或介電島的根據一個實施例的半導體器件的一部分的示意性剖視圖。
【具體實施方式】
[0029]在以下詳細說明書中，參考了形成其一部分的附圖，其中借由解釋說明了可以實施本發明的具體實施例而示出了附圖。應該理解的是可以采用其它一些實施例，并且可以做出結構或邏輯改變而不脫離本發明的范圍。例如，對于一個實施例說明或描述的特征可以用在其它一些實施例上或者與其結合以產生另一實施例。有意的是本發明包括這些修改和變形。使用特定語言描述示例，其不應構造為限定了所附權利要求的范圍。附圖并未按照比例并且僅用于示意性目的。為了簡明，如果沒有另外給出相反指示的話，在不同附圖中由對應的附圖標記表示相同的元件。
[0030]術語“具有”、“含有”、“包含”、“包括”等等是開放式的，并且術語指示了所述結構、元件或特征的存在，但是并未排除額外的元件或特征。冠詞“一”、“一個”、“該”意在包括復數以及單數形式，除非上下文明確給出相反指示。
[0031]術語“電連接”描述了在電連接的元件之間的永久性低歐姆連接，例如在所述元件之間的直接接觸或者經由金屬和/或高摻雜半導體的低歐姆連接。術語“電耦合”包括適用于信號傳輸的一個或多個插入元件，可以電性地設置在電耦合元件之間，例如在第一狀態下提供了低歐姆連接以及在第二狀態下提供了高歐姆電退耦的元件。
[0032]附圖通過在摻雜類型“η”或“p”之后指示了或“ + ”而示出了相對摻雜濃度。例如，“η_”指示具有低于“η”摻雜區域的摻雜濃度的區域，而“η+”摻雜區域具有比“η”摻雜區域更高的摻雜濃度。相同相對摻雜濃度的摻雜區域并非必需具有相同的絕對摻雜濃度。例如，兩個不同的“η”摻雜區域可以具有相同或不同的絕對摻雜濃度。
[0033]圖1A至圖1E涉及形成背側插入結構以及用于將前側結構與背側插入結構對準的對準標記的方法。
[0034]第一半導體層IlOa通過外延生長在半導體基底層105上。基底層105是單晶半導體材料的層或層結構，例如硅(Si)、鍺(Ge)、硅鍺晶體(SiGe)、碳化硅(SiC)、砷化鎵(GaAs)、氮化鎵(GaN)或其它^凡半導體。基底層105可以是同質層，或者可以包括基底襯底以及通過外延生長在基底襯底上的外延層，其中基底襯底和外延層可以在導電類型和/或雜質濃度方面不同。第一半導體層IlOa的晶格依照基底層105的晶格而生長。
[0035]一個或多個第一和第二空腔205a、205b可以形成在與基底層105相對的第一半導體層IlOa的處理表面1lx中。例如，硬掩模可以通過光刻工藝形成在處理表面1lx上，并且可以通過反應離子刻蝕而刻蝕空腔205a、205b，其中空腔205a、205b可以延伸進入基底襯底中。根據其它一些實施例，空腔205a、205b可以通過局部遮蔽第一半導體層IlOa的外延生長而形成。
[0036]圖1A示出了從處理表面1lx延伸至基底層105的第一空腔205a和第二空腔205b。第一空腔205a可以形成在半導體襯底500a的功能部分10a中，其形成了從包括基底層105和第一半導體層IlOa的半導體襯底500a獲得的最終半導體器件的半導體本體的部分。第二空腔205b可以形成在切口部分10x中，其在分割工藝期間消耗或者移除以用于獲得包括功能部分10a的多個相等的半導體裸片。第一空腔205a和第二空腔205b分別可以到達或者可以延伸進入基底層105中。
[0037]第一空腔205a的第一寬度wl可以小于第二空腔205b的第二寬度《2。空腔205a、205b可以采用掩模襯墊203加襯，其可以由一個或多個介電層構成或者包括一個或多個介電層，諸如氧化硅、氮氧化硅、氮化硅，和/或諸如鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或鎢W之類的擴散阻擋層。掩模襯墊203可以完全填充第一空腔205a或者兩個空腔205a、205b，或者可以留下空隙。另外的材料可以部分或完全填充第一空腔205a或兩個空腔 205a、205b。
[0038]第二半導體層120a形成在第一半導體層IlOa的處理表面1lx上。第二半導體層120a跨越第一空腔205a，但是并未在第二空腔205b的垂直突起中生長或者至少在其中留下空隙。
[0039]根據一個實施例，生長第二半