一種sonos雙柵閃存器件及其編譯方法
【技術領域】
[0001]本發明涉及半導體技術領域，更具體地，涉及一種SONOS雙柵閃存器件及其編譯方法。
【背景技術】
[0002]SONOS (Si Iicon-Oxide-Nitride-Oxi de-Si I icon,娃-氧化物-氮化物-氧化物-硅)是一種和閃存聯系較為緊密的非易失性存儲器。它與主流閃存的主要區別在于，其使用了氮化硅、而不是多晶硅來充當存儲材料。SONOS的一個分支是SHINOS (硅-高電介質-氮化物-氧化物-硅)。SONOS允許比多晶硅閃存更低的編程電壓和更高的編程-擦除循環次數，是一個較為活躍的研宄、開發熱點。SONOS閃存比浮柵閃存有著數據保存方面的優勢，可以采用更薄的氧化層并更久地保存信息。
[0003]公開號為US5300803 A的美國專利公開了一種編譯機制為SSI (Source SideInject1n，源側注入)的非揮發存儲器結構。這種利用SSI為編譯機制的浮柵閃存有效地提高了編譯的注入效率，降低了功耗。該專利提出的這種閃存器件原本是為了解決編譯機制為CHEI (channel hot electron inject1n，溝道熱電子注入)的浮柵閃存器件的低效率注入和高功耗而產生的新型結構。
[0004]請參閱圖1，圖1是現有的利用SSI作為編譯機制的浮柵閃存的原理示意圖。從圖1雙箭頭上方部分的圖形中可以看到，原始的以CHEI為編譯機制的浮柵閃存結構的器件為了保證高的溝道熱電子產生率，必須在漏端加高的電壓。同時，為了保證高的熱電子注入效率，必須在柵極加高電壓。橫向電場隨著柵極電壓的升高而降低，同樣的，縱向電場隨著柵壓的增高而增大。所以原始的以CHEI為編譯機制的浮柵閃存結構的器件必須使漏端和柵極都加高電壓，這帶來了溝道熱電子注入效率的低下以及電流功耗大。因而柵極高電壓和漏端高電壓成為一對矛盾。
[0005]故該專利發明了一種分列柵閃存器件，如圖1雙箭頭下方部分的圖形所示，位于左邊的柵極為控制柵，右側的柵極為浮柵，浮柵和控制柵在空間上錯開排列。浮柵加高電壓，控制柵加低電壓，漏端加5v的高電壓。這樣可以使溝道熱電子的注入效率提高，并且使電流功耗降低。
[0006]該專利公開的分列柵浮柵閃存結構存在的問題是:由于漏端所加電壓比較高(5v)，導致漏端延伸到襯底的耗盡層寬度比較大，源端與虛擬的耗盡區很容易在高電壓的情況下接觸到一起，導致器件穿通和失效。這種缺陷在器件尺寸降低到亞10nm時很容易導致器件穿通和失效，這樣的浮柵閃存沒有辦法在工藝上進行技術節點的升級和關鍵尺寸縮小，故必須改變該浮柵閃存器件的結構，使其能在工藝上進行技術節點的升級和關鍵尺寸縮小。
[0007]同時，我們在閃存尺寸縮小過程中會遇到閾值電壓漂移的問題。如文獻“ Mode I ingof Vth Shift in NAND Flash-Memory Cell Device Considering Crosstalk andShort-Channel Effects”中指出，隨著閃存的關鍵尺寸逐漸下降到亞10nm以下的范圍，短溝道效應(Short Channel Effect)也逐漸顯現出來，影響到了存儲器件的電學特性，使其閾值電壓比長溝道時有所漂移，導致可能的讀出錯誤。
[0008]以往文獻提到的雙柵MOSFET是在晶體管尺寸不斷縮小過程中為了對抗短溝道效應而發展出來的一種器件結構，在溝道尺寸縮減到10nm以下時因其柵控面積大，靜電控制能力強，可有效地消除因尺寸小而導致的短溝道效應。
[0009]又如文獻“Double-GateSi Iicon-on-1nsulator Transistor with VolumeInvers1n:A New Device with Greatly Enhanced Performance”所述，雙柵 MOSFET 性能卓越，能得到很大的亞閾值斜率，很大的跨導以及漏端電流。我們都知道，由于短溝道效應，在MOSFET尺寸縮短時，亞閾值斜率會變小，導致器件關不斷，泄漏電流較大。利用雙柵結構能有效抑制類似短溝道效應，包括熱載流子效應，閾值電壓漂移效應，DIBL(漏致勢皇降低)效應等。綜上，雙柵MOSFET是未來MOSFET關鍵尺寸進入到亞20nm的最有力的候選器件結構之一。
【發明內容】
[0010]本發明的目的在于克服現有技術存在的上述缺陷，提供一種利用源側注入編譯機制的S0N0S雙柵閃存器件及其編譯方法，能夠有效減小S0N0S的器件尺寸，提高S0N0S閃存的存儲密度，減小S0N0S閃存在編程時的電流功耗，從而提升S0N0S閃存編程時的效率。
[0011]為實現上述目的，本發明的技術方案如下:
[0012]—種S0N0S雙柵閃存器件，包括:
[0013]P型半導體襯底，其包括位于兩端的N型摻雜的源端和漏端；以及
[0014]分別并列位于所述源端和漏端之間的所述襯底上下兩側并形成分列柵極的第一多晶硅柵和第一控制柵、第二多晶硅柵和第二控制柵，所述第一、第二控制柵與所述襯底之間分別設有用于儲存電荷的第一、第二氮化硅層，所述多晶硅柵、控制柵、氮化硅層及襯底相互之間分別具有絕緣層；
[0015]其中，當所述S0N0S雙柵閃存器件編譯時，通過將所述第一、第二多晶硅柵相連，且都施加等于器件閾值電壓的多晶硅柵極電壓，將所述第一、第二控制柵相連，且都施加高于器件閾值電壓的相同控制柵極電壓，同時，對所述漏端施加正電壓，對所述源端施加OV電壓，以在所述第一、第二多晶硅柵其下襯底區域感應出相對較薄的第一溝道電子層，在所述第一、第二控制柵其下襯底區域感應出相對所述第一溝道電子層較厚的第二溝道電子層，在漏端正電壓的加速作用下，所述第一溝道電子層的電子被加速產生熱電子，并在所述控制柵的電壓作用下注入所述第一、第二氮化硅層完成編譯。
[0016]優選地，所述第一多晶硅柵與第二多晶硅柵、所述第一控制柵與第二控制柵、所述第一氮化硅層與第二氮化硅層以及各所述絕緣層分別在所述源端和漏端之間的所述襯底上下兩側幾何尺寸對稱設置。
[0017]優選地，所述多晶硅柵的厚度為85?115nm，所述控制柵的厚度為35?55nm，所述氮化硅層的厚度為35?45nm ;所述絕緣層在所述多晶硅柵與所述控制柵、氮化硅層之間的寬度為2.5?4.5nm，在所述多晶硅柵、氮化硅層與所述襯底之間的厚度為2.5?4.5nm，在所述控制柵與氮化娃層之間的厚度為10?14nm ;所述襯底的厚度為18?28nm，所述溝道的長度不大于48nm，所述源、漏端的延展長度分別為10?14nm0
[0018]優選地，所述多晶硅柵、控制柵的材料為多晶硅，所述氮化硅層的材料為Si3N4，所述絕緣層的材料為二氧化硅。
[0019]優選地，當所述SONOS雙柵閃存器件編譯時，將所述第一、第二多晶硅柵相連，且都施加4?5V的相同多晶硅柵極電壓，將所述第一、第二控制柵相連，且都施加9?12V的相同控制柵極電壓，同時，對所述漏端施加5?6V的電壓，對所述源端施加OV電壓。
[0020]一種SONOS雙柵閃存器件的編譯方法，所述SONOS雙柵閃存器件包括:P型半導體襯底，其包括位于兩端的N型摻雜的源端和漏端；以及分別并列位于所述源端和漏端之間的所述襯底上下兩側并形成分列柵極的第一多