一種半導體器件可靠性測試結構的保護電路及保護方法
【技術領域】
[0001]本發明涉及半導體領域，具體地，本發明涉及一種半導體器件可靠性測試結構的保護電路及保護方法。
【背景技術】
[0002]隨著半導體技術的不斷發展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。目前，為了提高器件密度、高性能和降低成本，半導體器件的尺寸不斷縮小，給制造和設計等諸多方面帶來很大挑戰。
[0003]伴隨超大規模集成電路(UltraLarge Scale Integrated circuit,ULSI)尺寸的不斷縮小，半導體器件CMOS中的柵極介電層尺寸也不斷的縮小，以獲得更高的性能，半導體器件可靠性測試成為衡量器件良率的重要指標。
[0004]其中，當在柵極上加恒定的電壓，使器件處于積累狀態經過一段時間后，柵極介電層就會擊穿，這期間經歷的時間就是在該條件下的壽命，也就是一般所說的與時間相關電介質擊穿(time dependent dielectric breakdown,TDDB),所述TDDB是衡量所述柵極介電層可靠性的關鍵因素之一，對于尺寸小的器件例如28nm或20nm甚至以下尤為如此。
[0005]在器件制備過程中經常包含等離子體處理的工藝步驟，所述工藝步驟可以對器件引起不良的充電損壞。保護二極管(Protect1n d1des,F1Ds)作為一種避免等離子體充電的方式得到廣泛的應用。
[0006]所述保護二極管電路的設置方式如圖1a所示，其版圖結構如圖2所示，所述二極管平行連接于柵極，提供了一種在所述工藝步驟中等離子體誘導產生的電流的另外一種泄露途徑，這樣的保護電路必須保證所述二極管不會影響器件或者電路的正常功能。
[0007]半導體器件的可靠性測試結構往往在較高的溫度下進行，例如120_150°C，在該溫度下所述二極管的泄露電流遠遠大于室溫下的泄露電流，從而影響所述可靠性測試結構測試TDDB性能的準確性。
[0008]例如選用恒電流TDDB測試方法中，在所述MOS晶體管的柵極上施加一個恒定電流偏置應力(constant-current bias stress),所述MOS晶體管處于反轉狀態下,所述晶體管同樣在所述反轉操作區域中偏置，如圖1b所示，正常情況下，在室溫時，通過所述二極管的泄露電流Ileak遠遠低于經過所述柵極的電流Ig，因為此時所述二極管具有很小的反向電流，所述二極管在室溫下不會影響正常的電學測試。
[0009]但是所述TDDB測試經常在較高的溫度下進行，甚至高于150°C，在該溫度下，所述二極管的泄露電流Ileak遠遠那大于室溫下的泄露電流，甚至和所述柵極電流Ig差不多，當在所述柵極上施加一個恒定的電流時，部分會經過所述二極管泄露，通過所述測試方法得大的TDDB的壽命是不準確的。
[0010]因此，現有技術中為了將所述等離子工藝中形成的電流釋放掉，需要添加所述保護二極管，但是所述保護二極管由于在較高溫度下具有高度泄露電流，在可靠性測試過程中會對可靠性測試結構造成影響，使測試結果不夠準確，是目前亟需解決的問題。
【發明內容】
[0011]在
【發明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發明的
【發明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0012]本發明為了克服目前存在問題，提供了一種可靠性測試結構的保護電路，包括:
[0013]待測MOS器件；
[0014]串聯設置的保護二極管以及熔絲結構；
[0015]其中所述保護二極管的負極與待測MOS器件的柵極相連，所述保護二極管的正極與所述熔絲結構的一端相連，所述熔絲結構的另一端接地。
[0016]作為優選，所述待測MOS器件的源極和漏極接地。
[0017]作為優選，所述保護二極管為N型摻雜和P阱形成的PN結，或者P型摻雜和N阱形成的PN結。
[0018]作為優選，所述熔絲結構為多晶硅熔絲或者金屬熔絲。
[0019]作為優選，所述待測MOS器件為NMOS晶體管或者PMOS晶體管。
[0020]作為優選，在MOS器件制備過程中，所述保護二極管和所述熔絲結構處于通路；
[0021]在可靠性測試過程中，所述熔絲結構熔斷，使所述保護二極管和所述熔絲結構處于斷路。
[0022]本發明還提供了一種保護電路的保護方法，包括:
[0023]在MOS器件制備過程中，控制所述保護二極管和所述熔絲結構處于通路，為所述制備過程中產生的充電電流提供泄露路徑；
[0024]在可靠性測試過程中，將所述熔絲結構熔斷，使所述保護二極管和所述熔絲結構處于斷路，以避免對可靠性測試結果造成影響。
[0025]作為優選，在所述MOS器件的所述柵極和體區之間施加脈沖應力，以將所述熔絲結構斷開。
[0026]作為優選，所述可靠性測試包括與時間相關電介質擊穿的測試。
[0027]本發明為了解決現有技術中存在的問題，提供了一種新的可靠性檢測結構的保護電路，所述保護電路相對于現有技術來說增加了一個電熔絲結構，所述電熔絲結構與保護二極管相串聯，串聯后一端電連接所述MOS器件的柵極，一端接地，其中所述二極管反向偏置設置。
[0028]本發明的保護電路既能消除在制造工藝階段產生的等離子體損傷的影響，又能保證在后續的器件測試階段消除所述保護電路對可靠性測試的影響。在MOS器件的制造工藝期間，所述熔絲結構相當于一個電阻絲，MOS器件的柵極直接連接到保護二極管上和所述熔絲結構上，從而使得保護二極管起到消除工藝期間的等離子體損傷的作用。當制造完畢進入后續MOS器件測試階段時，通過施加脈沖應力將所述熔絲結構斷開，從而使MOS器件與保護二極管之間斷開，避免在高溫下由于所述保護二極管的泄露電流過大，對所述可靠性測試結果造成影響。
【附圖說明】
[0029]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的裝置及原理。在附圖中，
[0030]圖1a-1b為現有技術中所述檢測結構的保護電路示意圖；
[0031]圖2為現有技術中所述檢測結構的保護電路的版圖結構示意圖；
[0032]圖3為本發明一【具體實施方式】中所述檢測結構的保護電路示意圖；
[0033]圖4a_4c為本發明一【具體實施方式】中所述檢測結構的保護電路的版圖結構示意圖。
【具體實施方式】
[0034]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0035]為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便說明本發明所述保護電路以及所述保護方法。顯然，本發明的施行并不限于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0036]應予以注意的是，這里所使用的術語僅是為了描述具體實施例，而非意圖限制根據本發明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數形式也意圖包括復數形式。此外，還應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0037]現在，將參照附圖更詳細地描述根據本發明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施例。應當理解的是，提供這些實施例是為了使得本發明的公開徹底且完整，并且將這些示例性實施例的構思充分傳達給本領域普通技術人員。在附圖中，為了清楚起見，夸大了層和區域的厚度，并且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0038]本發明為了解決現有技術中存在的問題，提供了一種新的可靠性檢測結構的保護電路，所述保護電路相對于現有技術來說增加了一個電熔絲結構，所述電熔絲結構與保護二極管相串聯，串聯后一端電連接所述MOS器件的柵極，一端接地，其中所述二極管反向偏置設置。
[0039]本發明的保護電路既能消除在制造工藝階段產生的等離子體損傷的影響，又能保證在后續的器件測試階段消除所述保護電路對可靠性測試的影響。在MOS器件的制造工藝期間，所述熔絲結構相當于一個電阻絲，MOS器件的柵極直接連接到保護二極管上和所述熔絲結構上，從而使得保護二極管起到消除工藝期間的等離子體損傷的作用。當制造完畢進入后續MOS器件測試階段時，通過施加脈沖應力將所述熔絲結構斷開，從而使MOS器件與保護二極管之間斷開，避免在高溫下由于所述保護二極管的泄露電流過大，對所述可靠性測試結果造成