半導體器件及其制造方法
【技術領域】
[0001]本公開涉及半導體器件以及形成半導體器件的方法。
【背景技術】
[0002]隨著半導體器件在尺寸上減小，半導體器件的半導體元件也在尺寸上減小。為了提高這樣的小型半導體器件的性能，可以進行許多研宄。
【發(fā)明內(nèi)容】
[0003]各個實施方式提供以相對簡化的方式制造具有提高的性能的半導體器件的方法。例如，根據(jù)本發(fā)明構(gòu)思的各個實施方式，一種制造半導體器件的方法可以包括通過蝕刻基底形成從基底向上突起的鰭，該基底包括第一半導體材料。該方法可以包括在鰭上共形地形成包括不同于第一半導體材料的第二半導體材料的有源層。該方法可以包括通過去除有源層的在鰭的頂表面上的部分，暴露鰭的頂表面。該方法可以包括通過去除包括暴露的頂表面的鰭的至少一部分，形成包括第二半導體材料的第一和第二有源鰭。該方法可以包括在第一和第二有源鰭上共形地形成柵極絕緣層。此外，該方法可以包括在柵極絕緣層上形成柵極電極。
[0004]在各個實施方式中，形成有源層可以包括:形成包括第二半導體材料的第一有源層；以及在第一有源層上形成包括不同于第一半導體材料的第三半導體材料的第二有源層。在一些實施方式中，第二半導體材料可以不同于第三半導體材料。此外，在一些實施方式中，形成有源層可以包括形成包括不同于第一半導體材料的第四半導體材料的第三有源層。在一些實施方式中，第二半導體材料和第四半導體材料包括相同的半導體材料。此夕卜，在一些實施方式中，第一半導體材料包括鍺(Ge)，第二和第四半導體材料包含銦磷化物(InP)，第三半導體材料包括銦鎵砷化物(InGaAs)。
[0005]根據(jù)各個實施方式，該方法可以包括在去除包括暴露的頂表面的鰭的至少一部分之后，在第一和第二有源鰭之間形成隔離層。在一些實施方式中，第一和第二有源鰭的頂表面可以突出超過隔離層的頂表面。
[0006]在各個實施方式中，在去除包括暴露的頂表面的鰭的至少一部分之后，該方法包括:通過利用第一和第二有源鰭作為掩模蝕刻基底，在第一有源鰭下面形成包括第一半導體材料的第一鰭并且在第二有源鰭下面形成包括第一半導體材料的第二鰭；以及在基底上形成填充第一鰭與第二鰭之間的空間的隔離層。在一些實施方式中，隔離層的頂表面可以高于第一和第二鰭的頂表面。
[0007]根據(jù)各個實施方式，該方法可以包括在形成有源層之前，形成鄰近鰭的底部分并且暴露鰭的頂部分的第一隔離層。在一些實施方式中，該方法可以包括在去除包括暴露的頂表面的鰭的至少一部分之后，在第一和第二有源鰭之間形成第二隔離層。此外，第一和第二有源鰭可以突出超過第二隔離層的頂表面。
[0008]在各個實施方式中，該方法可以包括:在形成鰭之后，在基底上形成犧牲層圖案；以及在形成有源層之后，去除犧牲層圖案。此外，該方法可以包括:鄰近第一和第二有源鰭的底部分形成隔離層，其中去除包括暴露的頂表面的鰭的至少一部分包括去除包括暴露的頂表面的鰭的至少一部分直到包括暴露的頂表面的鰭與隔離層的頂表面共面。
[0009]一種用于制造半導體器件的方法可以包括通過蝕刻基底，形成從基底向上突起的鰭，該基底包括第一半導體材料。該方法可以包括鄰近鰭的第一側(cè)表面形成第一至第三有源層，第一至第三有源層中的至少一個包括不同于第一半導體材料的第二半導體材料。該方法可以包括鄰近鰭的第二側(cè)表面形成第四至第六有源層，第四至第六有源層中的至少一個包括不同于第一半導體材料的第三半導體材料。該方法可以包括通過去除鰭的至少一部分，形成包括第一至第三有源層的第一有源鰭以及包括第四至第六有源層的第二有源鰭。該方法可以包括在第一和第二有源鰭上形成柵極絕緣層。此外，該方法可以包括在柵極絕緣層上形成柵極電極。
[0010]在各個實施方式中，該方法可以包括:在去除鰭的至少一部分之后，在第一和第二有源鰭之間形成隔離層。在一些實施方式中，該方法可以包括:在第一有源鰭下面形成包括第一半導體材料的第一鰭；以及在第二有源鰭下面形成包括第一半導體材料的第二鰭。此夕卜，鰭可以在第一方向上從基底突起并且可以在與第一方向垂直的第二方向上延伸，第一和第二有源鰭可以在第二方向上與鰭平行地延伸，柵極電極可以在第一和第二有源鰭上在交叉第一和第二方向的第三方向上延伸，第一有源鰭的端部分可以鄰近鰭的底部分彎曲以在第三方向上延伸。
[0011]根據(jù)各個實施方式，一種半導體器件可以包括基底，該基底包括第一半導體材料。該半導體器件可以包括從基底向上突起并且包括不同于第一半導體材料的第二半導體材料的第一有源鰭。該半導體器件可以包括從基底向上突起的第二有源鰭，該第二有源鰭包括第二半導體材料并且與第一有源鰭間隔開。該半導體器件可以包括在第一有源鰭的第一側(cè)表面、第一頂表面和第二側(cè)表面上以及在第二有源鰭的第三側(cè)表面、第二頂表面和第四側(cè)表面上的柵極絕緣層。此外，該半導體器件可以包括在柵極絕緣層上的柵極電極。
[0012]在各個實施方式中，該半導體器件可以包括在第一和第二有源鰭之間從基底向上突起并且包括第一半導體材料的鰭。在一些實施方式中，第一半導體材料可以包括IV族半導體，第二半導體材料可以包括II1-V族化合物半導體。此外，第一半導體材料可以包括鍺(Ge)，第二半導體材料可以包括銦磷化物(InP)和銦鎵砷化物(InGaAs)中的至少一種。
[0013]根據(jù)各個實施方式，該半導體器件可以包括在第一和第二有源鰭之間的隔離層，其中第一和第二有源鰭的底部分沿著基底的頂表面延伸。在一些實施方式中，該半導體器件可以包括在第一和第二有源鰭之間從基底向上突起并且包括第一半導體材料的鰭。此夕卜，該半導體器件可以包括在鰭上的隔離層，第一和第二有源鰭可以通過隔離層與鰭間隔開。
[0014]在各個實施方式中，第一有源鰭可以包括順序?qū)盈B的第一和第二有源層。第一有源層可以包括第二半導體材料，第二有源層可以包括不同于第二半導體材料的第三半導體材料。在一些實施方式中，第一半導體材料可以包括鍺(Ge)，第二半導體材料可以包括銦磷化物(InP)，第三半導體材料可以包括銦鎵砷化物(InGaAs)。此外，第一有源鰭可以包括在第二有源層上的第三有源層，第三有源層可以包括第二半導體材料。
[0015]根據(jù)各個實施方式，該半導體器件可以包括鰭，該鰭包括第一半導體材料，其中基底包括第一區(qū)域和第二區(qū)域，其中第一和第二有源鰭在第一區(qū)域中，其中鰭在第二區(qū)域中，其中柵極絕緣層和柵極電極在鰭以及第一和第二有源鰭上。此外，第一區(qū)域可以包括NMOS區(qū)域，第二區(qū)域可以包括PMOS區(qū)域。
[0016]根據(jù)各個實施方式，一種半導體器件可以包括基底，該基底包括第一半導體材料。該半導體器件可以包括包含第一半導體材料并且從基底向上突起的第一鰭。該半導體器件可以包括從基底向上突起的第二鰭，第二鰭可以與第一鰭間隔開并且可以包括第一半導體材料。該半導體器件可以包括第一有源鰭，該第一有源鰭在第一鰭上從基底向上突起并且包括不同于第一半導體材料的第二半導體材料。該半導體器件可以包括第二有源鰭，該第二有源鰭在第二鰭上從基底向上突起并且包括第二半導體材料。該半導體器件可以包括在第一和第二有源鰭上的柵極絕緣層。此外，該半導體器件可以包括在柵極絕緣層上并且在第一方向上延伸的柵極電極。
[0017]在各個實施方式中，柵極絕緣層可以與第一和第二鰭間隔開。在一些實施方式中，第一有源鰭可以包括順序?qū)盈B的第一和第二有源層。此外，第一有源層可以包括不同于第一半導體材料的第二半導體材料，第二有源層可以包括不同于第一和第二半導體材料的第三半導體材料。
[0018]根據(jù)各個實施方式，第一有源鰭可以包括層疊在第二有源層上并且包括第二半導體材料的第三有源層。在一些實施方式中，第一半導體材料可以包括IV族半導體，第二和第三半導體材料每個可以包括II1-V族化合物半導體。此外，第一半導體材料可以包括鍺(Ge)，第二半導體材料可以包括銦磷化物(InP)，第三半導體材料可以包括銦鎵砷化物(InGaAs)。
[0019]根據(jù)各個實施方式，一種形成半導體器件的方法可以包括在半導體鰭上形成半導體層。半導體鰭和半導體層可以分別包括不同的第一和第二半導體材料。此外，該方法可以包括通過去除半導體鰭的至少一部分，分別在半導體鰭的第一和第二側(cè)壁上限定包括第二半導體材料的第一和第二有源鰭。在一些實施方式中，限定第一和第二有源鰭可以包括:通過從半導體鰭的最高表面去除部分半導體層，暴露半導體鰭的最高表面；然后蝕刻半導體鰭的最高表面。此外，在半導體鰭上形成半導體層可以包括在半導體鰭上外延生長第一和第二半導體層，其中第一半導體層可以包括第二半導體材料，以及其中第二半導體層可以包括不同于第一和第二半導體材料的第三半導體材料。
[0020]在各個實施方式中，該方法可以包括:在去除半導體鰭的至少一部分之后，在第一和第二有源鰭之間并且在半導體鰭上形成隔離層；以及在第一和第二有源鰭上并且在其間的隔離層上形成柵極電極。此外，形成半導體層可以包括在半導體鰭的第一和第二側(cè)壁上生長多個量子阱層，限定第一和第二有源鰭可以包括通過蝕刻半導體鰭的最高表面，限定突出超過半導體鰭的最高表面的第一和第二量子阱結(jié)構(gòu)。
【附圖說明】
[0021]從以下結(jié)合附圖進行的簡要描述，示例實施方式將被更清晰地理解。附圖顯示了如在此描述的非限制性的示例實施方式。
[0022]圖1是根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的透視圖。
[0023]圖2是沿著圖1的線A-A截取的截面圖。
[0024]圖3是沿著圖1的線B-B截取的截面圖。
[0025]圖4是根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的截面圖。
[0026]圖5是根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的截面圖。
[0027]圖6是根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的截面圖。
[0028]圖7是根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的截面圖。
[0029]圖8是根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的截面圖。
[0030]圖9是根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的示意布局圖。
[0031]圖10至圖19是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的用于制造半導體器件的方法的圖示。
[0032]圖20至圖26是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的用于制造半導體器件的方法的圖示。
[0033]圖27至圖36是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的用于制造半導體器件的方法的圖示。
[0034]圖37至圖44是示出根據(jù)本發(fā)明構(gòu)思的一些實施方式的用于制造半導體器件的方法的圖示。
[0035]圖45是用于說明包括根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的存儲器件的電路圖。
[0036]圖46是圖45中顯示的存儲器件的布局圖。
[0037]圖47是示出包括根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的示例邏輯器件的圖示。
[0038]圖48是示出包括根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的示例邏輯器件的圖示。
[0039]圖49是包括根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的SoC系統(tǒng)的框圖。
[0040]圖50是包括根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的電子系統(tǒng)的框圖。
[0041]圖51至圖53示出能夠采用根據(jù)本發(fā)明構(gòu)思的一些實施方式的半導體器件的示例半導體系統(tǒng)。
【具體實施方式】
[0042]以下參考附圖描述示例實施方式。許多不同的形式和實施方式是可能的，而不背離本公開的精神和教導，因此本公開不應被理解為限于在此闡述的示例實施方式。而是，提供這些實施方式使得本公開將透徹和完整，并且將向本領域的技術人員傳達本公開的范圍。在圖中，為了清晰，可以夸大層和區(qū)域的尺寸和相對尺寸。相同的附圖標記在整個說明書中指代相同的元件。
[0043]在此使用的術語僅用于描述特定實施方式，不旨在作為實施方式的限制。在此使用時，單數(shù)形式也旨在包括復數(shù)形式，除非上下文清晰地另外表示。還將理解，當在本說明書中使用時，術語“包括”和/或“包含”表示所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但是不排除一個或更多其它特征、整數(shù)、步驟、操作、元件、部件和/或其組的存在或添加。
[0044]將理解，當一元件或?qū)颖环Q為“聯(lián)接到”、“連接到”或“響應于”另一元件或?qū)印⒒蛘咴诹硪辉驅(qū)印吧稀睍r，它可以直接聯(lián)接到、連接到或響應于所述另一元件或?qū)?，或者直接在所述另一元件或?qū)由?，或者也可以存在居間元件。相反，當元件被稱為“直接聯(lián)接到”、“直接連接到”或“直接響應于”另一元件或者“直接在”另一元件“上”時，不存在居間元件。在此使用時，術語“和/或”包括一個或多個相關列舉項目的任意和所有組合。
[0045]為了便于描述，可以在此使用空間關系術語，諸如“在