一種絕緣體上硅soi的esd保護電路的制作方法
【專利說明】
【技術領域】
[0001]本發明涉及靜電放電(ESD)保護電路，特別涉及使用絕緣體上硅(SOI)器件用于保護箝位。
【【背景技術】】
[0002]通過減少寄生電容可以實現更高速的半導體器件。典型的金屬氧化物半導體場效應晶體管(MOSFET)就在硅襯底上制造或在襯底上的阱內制造，對該襯底或阱具有很大的寄生電容。
[0003]絕緣體上硅(SOI)技術可以去除襯底或阱，以一個絕緣體層例如氧化埋層(buried oxide)來替代它。晶體管的源極、漏極和溝道通常都形成在氧化埋層上的薄膜，使得襯底有很少或沒有寄生電容。因此SOI器件可以比傳統的硅技術達到更高的運行速度。
[0004]但是，極微小的晶體管具有薄柵氧化層，一個相當小的電流甚至一個中等驅動力(電壓)就能損壞它。當人們處理這些半導體器件時要特別小心。
[0005]通常積聚在人身上的靜電可以通過半導體集成電路(IC或芯片)上的任何一對引腳而放電。通常使用自動化測試儀器對IC芯片的靜電放電(ESD)防護進行常規測試，其將一個人體模型(HBM)電流脈沖施加在芯片的不同對的引腳上。可以選擇任一對引腳用于ESD測試。
[0006]在電源箝位ESD保護電路中，1000?5000 μm柵寬的大晶體管被用于保護電路。這種大晶體管通常是場效應晶體管(FET)，稱為BigFET。
[0007]圖1顯示一個現有技術的具有有源R-C觸發BigFET箝位的電源和地之間ESD保護電路。
[0008]電容器22和電阻器20形成一個R-C觸發電路。反相器10、12、14接收和傳遞電容器22和電阻器20之間的感應電壓，并驅動η-溝道電源箝位ESD保護BigFET 18的柵極。
[0009]在正常電路工作條件下，電阻器20驅動反相器10的輸入至高，產生一個低電平驅動η-溝道BigFET 18的柵極，使得其關斷。當ESD脈沖施加在電源到地之間，電容器22保持反相器10的輸入為低，同時維持一段時間，該時間由R-C時間常數確定。反相器10的低輸入驅動η-溝道BigFET 18的柵極至高，從而開啟η-溝道BigFET 18，將ESD電流從電源泄放到地，泄放施加到電源線的ESD脈沖。在R-C時間過去之后，電阻器20將反相器10的輸入上拉至高，一個低電壓被驅動至η-溝道BigFET 18的柵極上，從而將它關閉。
[0010]有時ESD脈沖極性是相反的。一個正脈沖可施加至地，而VDD接地。一個負脈沖也許開啟不了 η溝道BigFET 18。但是，當N溝道BigFET18是用常規硅工藝來制作的，那么就存在寄生襯底二極管19，因為源極/漏極-襯底p-n結在η溝道BigFET 18之下。由于η溝道BigFET 18在物理上是一個大器件，那么寄生襯底二極管19也是一個大器件，其可以承載大ESD電流。施加到地的正ESD脈沖穿過寄生襯底二極管19泄放到VDD，而不是穿過η溝道BigFET 18。
[0011]圖2是使用常規硅工藝制作的一個BigFET ESD保護器件的截面圖。P-阱50形成在η-襯底56上，源極/漏極/體接觸(tap)區域形成在場氧化層54的開口內，N+區42、44,48和P+區46形成在P-阱50內。
[0012]寄生襯底二極管19由P-阱50和N+區42形成。柵極52和柵氧化層60形成n_溝道BigFET 18，當一個正ESD脈沖施加在端子A上、而端子B接地時，η-溝道BigFET 18就在N+區42和N+區44之間傳導電流。但是，當正ESD脈沖施加到端子B上而端子A接地時，η-溝道BigFETlS就保持關閉狀態。相反，寄生襯底二極管19被正向偏壓，并從端子B傳導ESD脈沖經過P+區46、P-阱50，穿過ρη結到N+區42，然后輸出到接地端子Α。
[0013]雖然電路設計者可能認為η-溝道BigFET 18正在提供保護，但是寄生襯底二極管19實際上可能正在傳導負ESD脈沖。寄生襯底二極管19可能并不在電路圖中，但是采用常規硅工藝時它仍然是存在的。
[0014]當工藝轉移到絕緣體上硅(SOI)工藝時，對于常規硅工藝有用的ESD保護電路可能無法正常工作。SOI工藝沒有寄生襯底二極管19。電流無法再通過寄生襯底二極管19被泄放，因為對于SOI工藝，不存在寄生襯底二極管19。
[0015]圖3是SOI工藝上的BigFET ESD保護器件的截面圖。在襯底56上形成有一層氧化埋層62。襯底56頂部可以是一個硅襯底或者可以是藍寶石或其它襯底。在η-溝道BigFET 18(圖1)中，氧化埋層62隔離了襯底56和N+區42、44以及形成在柵極52和柵氧化層60之下的溝道區64。ESD電流不可能從端子B穿過N+區44、再穿過襯底56到N+區42，再到端子Α，因為氧化埋層62阻止了所有電流流到襯底56。因此寄生襯底二極管19不存在。
[0016]在一個標準SOI工藝里，N+區42、44是形成在氧化埋層62上的。場氧化層54將每個SOI晶體管與其鄰居相隔離開來。溝道區64是一個硅區，其與源/漏區有一個相反的摻雜區，例如對于NMOS晶體管有P型摻雜區。在一個浮體SOI工藝下，當柵極52處于高電壓時，有一薄導電溝道區形成在柵氧化層60之下。這個導電溝道有一與該溝道區本身極性相反的載流子，所以該導電溝道被稱為反轉層(invers1n layer)。非導電的耗盡區(deplet1n reg1n)可形成在溝道區64的溝道之下，而溝道區64的其余部分未耗盡。在一個SOI全耗盡型器件中，所有的溝道區64都被耗盡，而不僅僅是溝道區域64的上方。柵氧化層60可以是一層薄的柵氧化層，或者可以是η-溝道BigFETlS的一層較厚的氧化層。
[0017]圖4顯示一個SOI FIN-FET器件。SOI工藝的另一種變化就是生產出FIN-FET器件。N+區42、44仍然形成在氧化埋層62的上方，但N+區域42、44是非常薄的，外形類似于散熱片。N+區42和N+區域44之間的連接區是輕微P摻雜硅，作為晶體管的溝道。
[0018]柵極52圍繞溝道連接區而形成。柵極52不是平的，是一個倒U形，圍繞著N+區42,44之間的溝道連接區。作為柵氧化層60形成在溝道區的三側面上，而不僅僅是在溝道區的上表面上。
[0019]對于相同的芯片面積，FIN-FET晶體管比等效的扁平晶體管可能要有更好的電流驅動，因為三維的柵極和溝道結構。當使用SOI或FIN-FET工藝時，ESD保護器件不能依靠寄生襯底二極管19。
[0020]一些SOI ESD保護器件添加一個分流二極管橫跨在η-溝道BigFET 18上。但是，這個增加的分流二極管必定能夠泄放比較大的ESD電流，因而需要大的面積和成本。
[0021]其他SOI ESD保護電路可能沒有基于電源軌線保護(full rail protect1n)方案，其中ESD脈沖可施加于任一對引腳上，內部電路很容易損壞。
[0022]期望有一種使用SOI晶體管而沒有寄生襯底二極管的ESD保護電路。期望能夠主動地導通或者關斷ESD保護電路。期望有一種SOI的ESD保護電路，對于任何ESD測試(zapping)組合的引腳，能提供全面的ESD保護。期望有一種不具有大的泄放二極管的SOIESD保護電路。期望有一種基于電源軌線(rail-based)和基于焊盤(pad-based)的全芯片保護的沒有大泄放二極管的SOI ESD保護電路。
【【附圖說明】】
[0023]圖1顯示一個現有技術的具有R-C觸發的BigFET電源箝位的電源-到-地ESD保護電路。
[0024]圖2顯示一個使用典型硅工藝的BigFET ESD保護器件的截面圖。
[0025]圖3顯示一個使用SOI工藝的BigFET ESD保護器件的截面圖。
[0026]圖4 顯示一個 SOI FIN-FET。
[0027]圖5是一個雙向雙通路絕緣體上硅(SOI)靜電放電(ESD)保護電路的示意圖。
[0028]圖6顯示雙通路SOI ESD保護電路的正常上電狀態。
[0029]圖7顯示雙通路SOI ESD保護電路從VDD泄放正ESD脈沖到VSS。
[0030]圖8顯示雙通路SOI ESD保護電路從VDD泄放負ESD脈沖到VSS。
[0031 ] 圖9顯示雙通路SOI ESD保護電路從VSS泄放正ESD脈沖到VDD。
[0032]圖1OA是一個從VDD到VSS的正HBM 2000V ESD輸入脈沖的電流波形。
[0033]圖1OB顯示當圖1OA的正HBM電流脈沖施加在VDD上而VSS保持接地時圖5電路節點上的電壓波形。
[0034]圖1IA是一個從VSS到VDD的正HBM 2000V ESD輸入脈沖的電流波形。
[0035]圖1lB顯示當圖1lA的正HBM電流脈沖施加在VSS上而VDD保持接地時圖5電路節點上的電壓波形。
[0036]圖12A-C模擬當VDD緩慢上電時可能會導致漏電的柵極電壓。
[0037]圖13顯示一個有多個ESD保護結構的SOI芯片。
[0038]圖14顯示使用具有一觸發電流的SOI器件的基于焊盤的