一種制作半導體器件的方法
【技術領域】
[0001]本發明涉及半導體制造工藝，尤其涉及一種用于NOR Flash的隔離結構的制作方法。
【背景技術】
[0002]存儲器用于存儲大量數字信息，最近據調查顯示，在世界范圍內，存儲器芯片大約占了半導體交易的30 %，多年來，工藝技術的進步和市場需求催生越來越多高密度的各種類型存儲器，如RAM (隨機存儲器)、SRAM (靜態隨機存儲器)、DRAM (動態隨機存儲器)和FRAM(鐵電存儲器)等。其中，閃存存儲器即FLASH，其成為非易失性半導體存儲技術的主流，即使在供電電源關閉后仍能保持片內信息；在存儲器電可擦除和可重復編程，而不需要特殊的高電壓；閃存存儲器具有成本低、密度大的特點。其獨特的性能使其廣泛的運用于各個領域，包括嵌入式系統，如PC及設備、電信交換機、蜂窩電話、網絡互連設備、儀器儀表和汽車器件，同時還包括新興的語音、圖像、數據存儲器類產品。在各種各樣的FLASH器件中，嵌入式閃存器件是片上系統(SOC)的一種，在一片集成電路內同時集成邏輯電路模塊和閃存電路模塊，在智能卡、微控制器等產品中有廣泛的用途。
[0003]可擴展性(scalablity)是閃存存儲器技術發展的關鍵因素，隨著半導體集成電路工業技術日益的成熟，超大規模的集成電路的迅速發展，具有更高性能和更強功能的集成電路要求更大的元件密度，而且各個部件、元件之間或各個元件自身的尺寸、大小和空間也需要進一步縮小，對于具有自對準浮柵(self aligned floating gate)的閃存存儲器,浮柵與浮柵之間的距離越來越小，這將產生干擾機制限制閃存存儲區的性能。浮柵與浮柵之間的稱合是干擾機制(disturb mechanisms)產生的主要原因。因此,浮柵與浮柵之間的率禹合是閃存存儲器技術發展的關鍵因素。
[0004]目前采用HARP (high aspect rat1 process)制作工藝在淺溝槽中填充氧化物以形成淺溝槽隔離結構(STI)，該淺溝槽隔離結構中氧化物的介電常數約為3.9，浮柵與浮柵之間的間距越小，浮柵和浮柵之間的耦合就越大。具體的，耦合的結果C=ks/d，其中k為淺溝槽填充氧化物的介電常數，s為淺溝槽隔離結構的面積，d為浮柵與浮柵之間溝槽隔離結構的長度，隨著浮柵和浮柵之間距離的縮小，浮柵之間的耦合將引起更強的干擾機制。
[0005]因此，需要一種新的制作半導體器件的方法，以解決現有技術中的問題。
【發明內容】
[0006]在
【發明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發明的
【發明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0007]為了解決現有技術中存在的問題，本發明提出了一種制作半導體器件的方法，包括:提供半導體襯底，在所述半導體襯底上依次形成墊氧化層和墊氮化物層；刻蝕所述墊氮化物層、所述墊氧化層和所述半導體襯底，以形成淺溝槽；在所述淺溝槽中填充隔離材料層，所述隔離材料層的表面與所述墊氮化物層的表面平齊；執行離子摻雜注入步驟；去除所述氮化物層和所述墊氧化層，以露出所述半導體襯底；在露出的所述半導體襯的表面上形成隧穿氧化物層；在所述隧穿氧化物層上形成浮柵；回刻蝕去除部分的所述隔離材料層。
[0008]優選地，還包括在回刻蝕去除部分的所述隔離材料層之后在所述半導體襯底上依次形成柵介電層和控制柵極材料層的步驟。
[0009]優選地，還包括在形成所述柵介電層和所述控制柵極材料層之后執行刻蝕工藝以形成柵極堆疊結構的步驟。
[0010]優選地，所述離子摻雜注入的摻雜劑包括碳、硼、磷或者氟中的一種或者幾種。
[0011]優選地，所述離子摻雜注入的注入能量為2KeV?200KV，注入的摻雜劑的劑量為IXe12 ?5Xe16 原子 /cm2。
[0012]優選地，還包括在執行所述離子摻雜注入之后執行退火工藝的步驟
[0013]優選地，所述退火工藝的反應溫度為700°C至1100°C，所述退火工藝的反應時間為 1s 至 80s。
[0014]優選地，所述墊氧化層的厚度為30埃至200埃，所述墊氮化物層的厚度為500埃至2000埃。
[0015]綜上所述，根據本發明的制作方法提出了在淺溝槽隔離材料層的頂部離子摻雜注入碳以形成淺溝槽隔離結構的方法，由于碳摻雜形成的低k介電常數的淺溝槽隔離結構形成在浮柵與浮柵的間隔中，浮柵與浮柵之間的耦合減小，從而減少了半導體器件中的干擾機制。
【附圖說明】
[0016]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。在附圖中，
[0017]圖1A-1K為根據本發明一個實施方式制作閃存存儲器中的浮柵結構的相關步驟所獲得的器件的剖面結構示意圖；
[0018]圖2為根據本發明一個實施方式制作閃存存儲器中的浮柵結構的工藝流程圖。
【具體實施方式】
[0019]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員來說顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0020]為了徹底了解本發明，將在下列的描述中提出詳細的步驟，以便說明本發明是如何解決目前存在的問題。顯然本發明的較佳實施例詳細的描述如下，然而去除這些詳細描述外，本發明還可以具有其他實施方式。
[0021]應予以注意的是，這里所使用的術語僅是為了描述具體實施例，而非意圖限制根據本發明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數形式也意圖包括復數形式。此外，還應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0022]現在，將參照附圖更詳細地描述根據本發明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施例。應當理解的是，提供這些實施例是為了使得本發明的公開徹底且完整，并且將這些示例性實施例的構思充分傳達給本領域普通技術人員。在附圖中，為了清楚起見，夸大了層和區域的厚度，并且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0023]下面將結合圖1A-1K對本發明回刻蝕非易失性存儲器的STI區域中的氧化物層的制作方法進行詳細描述，圖1A-1K為根據本實施例回刻蝕非易失性存儲器的STI區域中的氧化物層的過程中存儲器的結構截面圖。
[0024]如圖1A所示，提供半導體襯底100，在所述半導體的襯底100中形成有阱。
[0025]所述半導體襯底可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI )、絕緣體上層疊鍺化硅(S-SiGeOI )、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實施例中，半導體襯底的構成材料選用單晶硅。
[0026]提供一包括有源區的半導體硅襯底100，在半導體襯底100上形成襯墊(pad)氧化層101，其主要材料為二氧化硅。該墊氧化層可通過熱氧化法形成，一般厚度為30?200埃，其主要作為隔離層以保護有源區在去除氮化硅時不受化學沾污(即作為隔離氧化層)。在墊氧化層101上形成墊氮化物層102，氮化物層102的材料優選氮化硅層，可以采用爐管沉積方法或者低壓化學氣相沉積法形成墊氮化物層，其厚度一般為500?2000埃，該墊氮化物層102主要用于在淺溝槽隔離結構中沉積氧化物過程中保護有源區，而且在化學機械研磨所填充的氧化硅時可用作研磨的阻擋材料。
[0027]作為優選，在墊氮化物層102上形成電介質抗反射涂層(DARC)，其材料為氮氧化硅，可以采用化學氣沉積的方法制備電介質抗反射涂層，沉積形成電介質抗反射涂層的目的是為了降低氮化硅層的反射率，在電介質抗反射涂層上形成光刻膠層，采用光刻工藝，經曝光顯影等步驟后形成圖案化的光刻膠層。
[0028]在本發明的一具體實施例中，定義淺溝槽103的方法為:在半導體襯底表面涂布光刻膠，對光刻膠進行曝光并顯影，將預定義的圖形轉印到光刻膠上。根據圖案化的光刻膠層依次刻蝕電介質抗反射涂層、墊氮化物層102、墊氧化層101。其中，刻蝕氣體可以采用基于氯氣的氣體或者基于溴化氫的氣體或者兩者的混合氣體。采用干法刻蝕工藝，干法蝕刻工藝包括但不限于:反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或者激光切割。最好通過一個或者多個RIE步驟進行干法蝕刻。刻蝕氣體的流量范圍可為O?200立方厘米/分鐘(sccm),反應室內壓力可為5?20毫毫米萊柱(mTorr)。接著,去除圖案化的光刻膠、電介質抗反射涂層，以在墊氮化物層102和墊氧化物層101中形成開口。接著，再進行主刻蝕，以形成淺溝槽103。具體的，根據墊氮化物層102和墊氧化物層101中的所述開口刻蝕部分半導體襯底100，以形成淺溝槽103。通常采用的刻蝕劑為含氟的氣體，例如CF4或者CHF3。可以采用干法刻蝕，例如反應離子刻蝕、離子束刻蝕、等離子刻蝕、激光燒蝕或者這些方法的任意組合。可以使用單一的刻蝕方法，或者也可以使用多于一個的刻蝕方法。刻蝕氣體包括HBr、Cl2、CH2F2> O2的一種或者幾種氣體,和一些添加氣體如氮氣、IS氣。所述刻蝕氣體的流量范圍可為O?150立方厘米/分鐘(sccm)，反應室內壓力可為3?50毫托(mTorr)，在射頻功率為600W?1500W的條件下進行等離子體刻蝕。
[0029]接著，如圖1B所示，進行淺溝槽103的填充，在所述淺溝槽103內以及墊氮化硅層102上沉積隔離材料層104，隔離材料層104優選二氧化硅。
[0030]采用HARP工藝在淺溝槽103內以及墊氮化硅層102上形成隔離材料層104，隔離材料層104填充溝槽103，并且隔離材料層104覆蓋半導體襯底100，隔離材料層104的厚度范圍為800埃至9000埃。
[0031]在本發明的一具體實施例中，采用HDP (高密度等離子)沉積工藝在所述淺溝槽內以及氮化物層上形成隔離材料層，隔離材料層的材料優選為二氧化硅，采用HDP-CVD (高密度等離子化學氣相沉積)形成氧化物層，HDP-CVD工藝是在同一個反應腔室中同步地進行沉積與濺射反應，HDP-CVD工藝采用的反應氣體包括SiH4和02，以及濺射用的氣體氫氣和氦氣。由于沉積和濺射工藝是同時進行的，通過調整SiH4和O2以及氫氣和氦氣的含量以使濺射沉積比為1:1。
[0032]對半導體襯底的隔離材料層104進行平坦化處理，所述隔離材料層104的表面與所述墊氮化硅層102的表面平齊，具體的，采用化學機械研磨執行平坦化工藝。
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