半導體器件的制造方法和半導體器件的制作方法
【技術領域】
[0001]本發明涉及半導體技術領域，具體而言，涉及一種半導體器件的制造方法和一種半導體器件。
【背景技術】
[0002]隨著半導體工業成為新興工業的主流，集成電路已發展成為單一晶粒可以容納數千萬個電晶體的超大型集成電路，而CMOS (Complementary Metal Oxide Semiconductor,互補金屬氧化物半導體)器件因其功耗低、集成度高、噪聲低、抗輻射能力強等優點成為超大型集成電路中的主要工藝。在CMOS器件的制作工藝中，需要向襯底中注入等離子體，但是等離子直接接觸襯底或金屬將等離子體傳導到襯底上都會導致襯底表面損傷，在損傷嚴重時，會導致CMOS器件的參數異常而無法使用。
[0003]相關技術中制造CMOS器件的流程如圖1A至圖1G所示，如圖1A所示，在第一阱區和第二阱區上刻蝕形成多晶硅窗口 102;如圖1B所示，向第一阱區的多晶硅窗口區域注入摻雜離子形成N-區104 ;如圖1C所示，向第二阱區的多晶硅窗口區域注入摻雜離子形成P-區106 ;如圖1D所示，在襯底表面生長氧化層108 ;如圖1E所示，對氧化層108進行刻蝕；如圖1F所示，通過第一阱區的多晶硅窗口注入N+離子，形成N+區110 ;如圖1G所示，通過第二阱區的多晶硅窗口注入P+離子，形成P+區112。
[0004]可見，相關技術中在注入N+離子和P+離子時，離子直接接觸襯底表面，若離子能量較大，會對襯底造成損傷。
[0005]因此，如何在注入等離子體時，降低對襯底造成的損傷成為亟待解決的技術問題。
【發明內容】
[0006]本發明正是基于上述問題，提出了一種新的半導體器件的制造方案，可以在注入摻雜離子時，對離子的能量進行削弱，降低了注入離子時對襯底造成的損傷。
[0007]有鑒于此，本發明提出了一種半導體器件的制造方法，包括:在形成有第一阱區和第二阱區的襯底結構上，分別通過所述第一阱區和所述第二阱區上的多晶硅窗口注入摻雜離子，以形成所述半導體器件的N-區和P-區；在形成有所述N-區和所述P-區的襯底結構表面生長氧化層；透過所述氧化層向所述N-區注入第一摻雜離子，以形成所述半導體器件的N+區，以及透過所述氧化層向所述P-區注入第二摻雜離子，以形成所述半導體器件的P+區。
[0008]在該技術方案中，若直接向N-區注入第一摻雜離子，向P-區注入第二摻雜離子，會由于注入離子時的能量過大而對襯底結構造成損傷，嚴重時，會造成半導體器件無法使用，而透過氧化層向N-區和P-區注入摻雜離子時，氧化層會對離子的能量進行削弱，從而降低了注入離子時對襯底結構造成的損傷，避免離子能量過大，進入襯底結構過深而對襯底結構造成嚴重的損傷。同時，由于相關技術中的制造工藝是在生長氧化層并對氧化層進行刻蝕之后才注入摻雜離子，本申請中無需對氧化層進行刻蝕，縮短了半導體器件的制作工藝，提高了半導體器件的制造效率。
[0009]在上述技術方案中，優選地，所述氧化層的厚度為1000埃至5000埃。
[0010]在上述技術方案中，優選地，所述透過所述氧化層向所述N-區注入第一摻雜離子的步驟具體為:在所述第二阱區上方的氧化層表面涂覆光刻膠；透過所述氧化層向形成有所述N-區和所述P-區的襯底結構注入所述第一摻雜離子。
[0011]在該技術方案中，通過在向N-區注入第一摻雜離子之前，在第二阱區上方的氧化層涂覆光刻膠，可以避免第一摻雜離子被注入P-區而影響半導體器件的性能。
[0012]在上述技術方案中，優選地，所述透過所述氧化層向所述P-區注入第二摻雜離子的步驟具體為:在所述第一阱區上方的氧化層表面涂覆光刻膠；透過所述氧化層向形成有所述N-區和所述P-區的襯底結構注入所述第二摻雜離子。
[0013]在該技術方案中，通過在向P-區注入第二摻雜離子之前，在第一阱區上方的氧化層涂覆光刻膠，可以避免第二摻雜離子被注入N-區而影響半導體器件的性能。
[0014]在上述技術方案中，優選地，還包括:在形成有所述第一阱區和所述第二阱區的襯底表面依次生長二氧化硅層、柵氧化層、多晶硅層和鎢硅層；刻蝕掉所述多晶硅窗口區域的所述鎢硅層、所述多晶硅層和所述柵氧化層，以得到所述襯底結構。
[0015]在上述技術方案中，優選地，所述刻蝕為干法刻蝕和/或濕法刻蝕。
[0016]在上述技術方案中，優選地，所述襯底為單晶硅。
[0017]在上述技術方案中，優選地，所述第一摻雜離子為磷離子和/或砷離子，所述第二摻雜離子為硼離子。
[0018]在上述技術方案中，優選地，所述第一阱區為P阱區，所述第二阱區為N阱區。
[0019]根據本發明的另一方面，還提出了一種半導體器件，所述半導體器件采用上述任一項技術方案中所述的半導體器件的制造方法制造而成。
[0020]在該技術方案中，通過在制造半導體器件時，透過氧化層向N-區和P-區注入摻雜離子，使得氧化層對離子的能量進行削弱，從而降低了注入離子時對襯底結構造成的損傷，避免離子能量過大，進入襯底結構過深而對襯底結構造成嚴重的損傷。
[0021]通過以上技術方案，可以在注入摻雜離子時，對離子的能量進行削弱，降低了注入離子時對襯底造成的損傷。
【附圖說明】
[0022]圖1A至圖1G示出了相關技術中半導體器件的制造工藝；
[0023]圖2示出了根據本發明的實施例的半導體器件的制造方法的示意流程圖；
[0024]圖3A至圖3F示出了示出了根據本發明的實施例的半導體器件的制造工藝。
【具體實施方式】
[0025]為了能夠更清楚地理解本發明的上述目的、特征和優點，下面結合附圖和【具體實施方式】對本發明進行進一步的詳細描述。需要說明的是，在不沖突的情況下，本申請的實施例及實施例中的特征可以相互組合。
[0026]在下面的描述中闡述了很多具體細節以便于充分理解本發明，但是，本發明還可以采用其他不同于在此描述的其他方式來實施，因此，本發明的保護范圍并不受下面公開的具體實施例的限制。
[0027]圖2示出了根據本發明的實施例的半導體器件的制造方法的示意流程圖。
[0028]如圖2所示，根據本發明的實施例的半導體器件的制造方法，包括:步驟202，在形成有第一阱區和第二阱區的襯底結構上，分別通過所述第一阱區和所述第二阱區上的多晶硅窗口注入摻雜離子，以形成所述半導體器件的N-區和P-區；步驟204，在形成有所述N-區和所述P-區的襯底結構表面生長氧化層；步驟206，透過所述氧化層向所述N-區注入第一摻雜離子，以形成所述半導體器件的N+區，以及透過所述氧化層向所述P-區注入第二摻雜離子，以形成所述半導體器件的P+區。
[0029]在該技術方案中，若直接向N-區注入第一摻雜離子，向P-區注入第二摻雜離子，會由于注入離子時的能量過大而對襯底結構造成損傷，嚴重時，會造成半導體器件無法使用，而透過氧化層向N-區和P-區注入摻雜離子時，氧化層會對離子的能量進行削弱，從而降低了注入離子時對襯底結構造成的損傷，避免離子能量過大，進入襯底結構過深而對襯底結構造成嚴重的損傷。同時