一種制作半導體器件的方法
【技術領域】
[0001]本發明涉及半導體制造工藝，尤其涉及一種具有多種閾值電壓的半導體器件的制作方法。
【背景技術】
[0002]高級半導體芯片使用具有不同閾值電壓、每單位寬度導通電流及每單位長度截止電流的多種場效應晶體管。具有高閾值電壓的場效應晶體管通常被稱為“低功率”器件，其具有低導通電流及低截止電流。具有低閾值電壓的場效應晶體管被稱為“高性能”器件，其具有高導通電流及高截止電流。通過使用低功率器件與高性能器件的混合，半導體芯片可以以最佳功率消耗水平來提供最佳性能。
[0003]可通過改變摻雜半導體阱的摻雜物濃度來獲取具有不同閾值電壓的器件，其中在該摻雜半導體阱中形成場效應晶體管的主體以獲得閾值電壓的每一值。因此，高性能器件使用具有低摻雜物濃度的摻雜半導體阱，而低功率器件使用具有高摻雜物濃度的另一摻雜半導體阱。對于井摻雜的每一設定而言，在形成摻雜半導體阱的相應離子植入步驟期間使用專屬植入掩模，從而增加了處理復雜性及制造成本。
[0004]對于先進納米級半導體工藝，多種閾值電壓共存于一個制程已經成為服務于設計公司必不可少的一個內容。在現有技術中為了制備不同閾值電壓的器件，一般采用不同的離子注入條件來實現。其中，有一種實現方法是溝道注入條件一樣，源漏擴展區的注入條件不一樣。現有技術的目的都是為了形成在不同閾值電壓器件中形成不同雜質分布
[0005]現有技術制備不同閾值電壓器件的工藝比較復雜，成本較高，需要一種工藝簡單并且成本較低的半導體器件的制作工藝。
【發明內容】
[0006]在
【發明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發明的
【發明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0007]為了解決現有技術中存在的問題，本發明提出了一種制作半導體器件的方法，包括:提供半導體襯底，所述半導體襯底包括第一區域和第二區域；在所述第一區域和第二區域中的所述半導體襯底上形成第一柵極結構和第二柵極結構；執行注入工藝；在所述半導體襯底上形成吸熱層，所述吸熱層覆蓋所述第一區域和所述第二區域；去除所述第二區域中的所述吸熱層；執行退火工藝；去除所述第一區域中的所述吸熱層。
[0008]優選地，所述注入工藝為袋注入或者LDD注入。
[0009]優選地，所述第一區域和所述第二區域的所述注入工藝的條件相同。
[0010]優選地，還包括在形成所述第一柵極結構和所述第二柵極結構之前執行阱離子注入和調閾值注入的步驟。
[0011]優選地，所述第一區域和所述第二區域的所述調閾值注入的條件相同或者不同。
[0012]優選地，采用ALD工藝或者CVD工藝形成所述吸熱層。
[0013]優選地，所述吸熱層為采用應力記憶技術形成的應力記憶層。
[0014]優選地，所述半導體襯底包括淺溝槽隔離結構。
[0015]綜上所述，根據本發明的制作方法提出了一種多種閾值電壓器件的制備工藝，利用不同薄膜堆疊結構在熱退火中的吸熱率不同來改變退火后雜質的不同分布，從而實現不同的閾值電壓，根據本發明的制作方法，減少了超淺結注入的難度，并且制作工藝簡單。
【附圖說明】
[0016]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。在附圖中，
[0017]圖1A-1D為根據本發明一個實施方式制作半導體器件的相關步驟所獲得的器件的剖視圖；
[0018]圖2為不同薄膜堆疊結構在固定退火溫度中熱吸收率的示意圖
[0019]圖3為根據本發明另一個實施方式制作半導體器件的工藝流程圖。
【具體實施方式】
[0020]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0021]為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的方法。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0022]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0023]為了解決現有技術中的問題，本發明提出了一種半導體器件的制作方法。參照圖1A至圖1D，示出根據本發明一個方面的實施例的相關步驟的剖視圖。
[0024]下面結合附圖1A-1D對本發明的【具體實施方式】做詳細的說明。參照圖1A至圖1D，示出根據本發明一個方面的實施例的相關步驟的剖視圖。
[0025]如圖1A所示，提供半導體襯底100，所述半導體的襯底100中形成有阱和有源區；
[0026]半導體襯底100可包括任何半導體材料，此半導體材料可包括但不限于:S1、SiC、SiGe, SiGeC, Ge合金、GeAs, InAs, InP,以及其它II1- V或I1- VI族化合物半導體。
[0027]半導體襯底100包括各種隔離結構，例如淺溝槽絕緣。半導體襯底100可以是以下所提到的材料中的至少一種:娃、絕緣體上娃(SOI)、絕緣體上層疊娃(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。此外，半導體襯底上可以被定義有源區。
[0028]作為優選，所述半導體襯底100為Si材料層的厚度為lO-lOOnm，優選為30_50nm。在半導體襯底100上形成有A器件和/或B器件。
[0029]接著執行阱注入調閾值注入工藝，其中A器件和B器件的調閾值注入條件可以不同，也可以相同；對A器件和B器件的離子注入條件是一樣的。
[0030]在所述半導體襯底100中形成有阱，當所述襯底選用N型襯底，具體地，本領域技術人員選用本領域常用的N型襯底即可，接著在所述N型襯底中形成P阱，在本發明的實施例中，首先在所述N型襯底上形成P阱窗口，在所述P阱窗口中進行離子注入，然后執行退火步驟推進以形成P阱。當所述襯底選用P型襯底，具體地，本領域技術人員選用本領域常用的P型襯底即可，接著在所述P型襯底中形成N阱，在本發明的實施例中，首先在所述P型襯底上形成N阱窗口，在所述N阱窗口中進行離子注入，然后執行退火步驟推進以形成N阱。
[0031]在本發明一具體實施例中，將所述半導體襯底100劃分為NFET區域和PFET區域，該NFET區域具有形成在均勻摻雜的溝道區上的第一柵極101A，PFET區域具有形成在均勻摻雜的溝道區上的第二柵極101B。第一柵極1lA包括柵極介電層和位于柵極介電層上的多晶娃柵極102A。第二柵極1lB包括柵極介電層和位于柵極介電層上的多晶娃柵極102B。
[0032]在本發明的一具體地實施方式中，所述第一柵極1lA和第二柵極1lB為多晶硅柵極，所述多晶硅柵極結構的形成方法為首先在半導體襯底100上形成柵極介電層，作為優選，所述柵極介電層的材料為二氧化硅，可以采用熱氧化的方式形成。
[0033]在本發明中優選形成多晶硅柵極，多晶硅層的形成方法可選用低壓化學氣相淀積(LPCVD)工藝。形成所述多晶硅層的工藝條件包括:反應氣體為硅烷(SiH4)，所述硅烷的流量范圍可為100?200立方厘米/分鐘(sccm)，如150sccm ;反應腔內溫度范圍可為700?750攝氏度；反應腔內壓力可為250?350毫毫米汞柱(mTorr)，如300mTorr ;所述反應氣體中還可包括緩沖氣體，所述緩沖氣體可為氦氣(He)或氮氣，所述氦氣和氮氣的流量范圍可為 5 ?20 升 / 分鐘(slm)，如 8slm、1slm 或 15slm。
[0034]然后進行圖案化，以在半導體襯底上形成多晶硅柵極，所述圖案化方法為首先形成圖案化的光刻膠層，以所述光刻膠層為掩膜蝕刻所述多晶硅層和柵極介電層，最后灰化去除所述光刻膠層，但是所述多晶硅柵極的圖案化方法并不局限于上述示例。
[0035]在所述半導體襯底100上所述第一柵極1lA和第二柵極1lB兩側形成偏移側壁(offset spacer)103A和偏移側壁103B,偏移側壁的材料例如是氮化娃,氧化娃或者氮氧化硅等絕緣材料。隨著器件尺寸的進一步變小，器件的溝道長度越來越小，源漏極的粒子注入深度也越來越小，偏移側壁的作用在于以提高形成的晶體管的溝道長度，減小短溝道效應和由于短溝道效應引起的熱載流子效應。在第一柵極1lA和第二柵極1lB兩側形成偏移側壁的工藝例如化學氣相沉積，本實施例中，所述偏移側壁的厚度可以小到80埃，是通過沉積和刻蝕形成的。
[0036]所述偏移側壁結構可以包括至少一層氧化物層和/或至少一層氮化物層